vhdl

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    ポートをブラムインターフェイスに結合する

    BRAMを使用してデータを保存/読み取りするためのIPを書きたいと思います。 私がこれまでに（C）DMAを使用してRAMからメモリマップデータを読み込み、AXISを取得しています。 次にVHMLで新しいソースファイルを作成して、魅力的に機能していたAXISを受け入れました。 一方、私はBRAMインターフェイスを作成したいが、vivadoはBRAMインターフェイス用のポートを結合していない。 "vi
    vhdl xilinx vivado 2017-10-13

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    VHDLプロセス - ハード - 簡単な質問、 に

    種類を必要としているどのように多くのフリップフロップ私はそれが一般的だ知っているが、私は求めています正確に理由がある... 私は、VHDLのコードを書いて、私が使用している場合この方法で開始するプロセス： x、y、zの値を保存する必要はありません。私がこれを理解する方法、もし私がそれらを保存しなければ、私はそれらのうちの1つが私がそれらを救わなければならないことを変えたかどうか言うことができないで
    vhdl flip-flop 2017-10-13

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    VHDLでのシンプルなSRラッチシミュレーションが発振しない

    次の回路VHDLコードでSとRが両方とも '0'のときにSR-Latchが発振することがわかりました。ここ はSRLATCH library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity SRLATCH_VHDL is port( S : in STD_LOGIC; R : in STD_LOGIC; Q : inou
    vhdl xilinx 2017-10-14

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    オブジェクトが使用されていますが、宣言されていません

    これはかなり一般的な質問です。いずれにしても、VHDLコードでは、次のようなCTエラーが発生する理由については、フォーラムを通って満足のいく回答が得られませんでした。私を助けてくれますか？ VHDLコード library IEEE; use IEEE.std_logic_1164.all; entity design is port(clk:IN std_logic; reset:IN s
    variables vhdl quartus hardware-programming 2017-10-17

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    VHDLとVerilogはテクノロジーに依存していませんか？

    VHDLまたはVerilogで何らかの設計（例えばCPU）を行い、設計が完了した場合、設計は証明書の製造プロセス（14nm）に限定されているか、現在の10,7,5,3nmプロセス利用可能ですか？
    vhdl verilog system-verilog 2017-10-22

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    並べ替えを行わないVHDLでの3ビットシリアル入力バブルソート

    3ビットシリアル入力バブルソートを設計しようとしており、実際にソートするための出力を得ることができませんでした。 残念ながら、私はVHDLやプログラミング全般に精通していません。 私の潜在的な問題は、私がシグナルを使用して自分のプロセス内で割り当てる方法です。しかし、私はそれを修正しようとしたときにコンパイルすると、私の出力が壊れていた。 VHDLのバブルソートに関するもう1つの質問は、私がオフラ
    sorting vhdl bubble-sort 2017-10-25

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    1と0の間でstd_logicを切り替える方法

    入力sel = '1'のたびにstd_logicベクトル '1'と '0'をトグルしたいと思います。 次の方法でこれを試しましたが、両方の行でエラーが発生します。 selected <= ~selected when sel='1'; ERROR: Syntax error near "~" ERROR: This construct is only supported in VHDL 107
    vhdl 2017-10-26

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    SystemVerilogの同等

    私のVHDLのエンティティは、これらの2つの単方向の記録ポートがあります。次のようにパッケージで定義されている user2regs : in user2regs_t; regs2user : out regs2user_t ： type user2regs_t is record status_value : std_logic_vector(31 downto 0); en
    vhdl system-verilog 2017-10-27

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    VHDL ALUのキャリー/ボロー

    VHDLで一般的なNビットALUを作成しています。加算のために桁上げの値を代入すること、または減算のために借りることができません。私は、次のことを試してみました： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity alu is generic(n: integer :=1); -
    vhdl add alu 2017-10-29

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    、</p> <p>を私の質問を読んでくれてありがとうは私がやろうとしていることは可能であるならば、私は知らない、またはそれは愚かで、簡単にがある場合はVHDL

    こんにちはにおけるテキストファイルの内容によってコードセグメントが交換してください回避策。 私は、FIRフィルタの束を持っています、それらのすべてが異なる係数を持っています。だから私は事は、私は、テキストファイルからファイルに自分自身をすべての私の係数をコピーする必要があり、この方法を実行している...そして、それは私が必要な場合は特に長くて退屈だ package coeff_list is
    vhdl 2017-10-31
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