SystemVerilogの同等

Question

私のVHDLのエンティティは、これらの2つの単方向の記録ポートがあります。次のようにパッケージで定義されている

user2regs  : in user2regs_t; 
regs2user  : out regs2user_t 

：

type user2regs_t is record 
    status_value : std_logic_vector(31 downto 0); 
end record; 

type regs2user_t is record 
    control_led : std_logic_vector(3 downto 0); 
end record; 

私は同じポートを実装するにはどうすればよいの/合成可能なSystemVerilogモジュールのインターフェース？

Answer 1

これらはSystemVerilogの構造体です。

typedef struct { 
    logic [31:0] status_value; 
    } user2regs_t 

typedef struct { 
    logic [3:0] control_led; 
} regs2user_t; 

module mod (input user2regs_t user2regs, 
      output regs2user_t regs2user);