VHDL ALUのキャリー/ボロー

Question

VHDLで一般的なNビットALUを作成しています。加算のために桁上げの値を代入すること、または減算のために借りることができません。私は、次のことを試してみました：

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.NUMERIC_STD.ALL; 

entity alu is 
    generic(n: integer :=1); --Default to 1 
    port (
     a : in std_logic_vector(n-1 downto 0); 
     b : in std_logic_vector(n-1 downto 0); 
     op : in std_logic_vector(1 downto 0); 
     output : out std_logic_vector(n-1 downto 0); 
     carryborrow: out std_logic 
    ); 
end alu; 

architecture Behavioral of alu is 
    signal result: std_logic_vector(n downto 0); 
begin 
process(a, b, op) 
begin 
    case op is 
    when "00" => 
     result(n) <= '0'; 
     result(n-1 downto 0) <= a and b; --and gate 
     output <= result(n-1 downto 0); 
     carryborrow <= '0'; 
    when "01" => 
     result(n) <= '0'; 
     result(n-1 downto 0) <= a or b; --or gate 
     output <= result(n-1 downto 0); 
     carryborrow <= '0'; 
    when "10" => 
     result(n) <= '0'; 
     result(n-1 downto 0) <= std_logic_vector(signed(a) + signed(b)); --addition 
     output <= result(n-1 downto 0); 
     carryborrow <= result(n); 
    when "11" => 
     result(n) <= '0'; 
     result(n-1 downto 0) <= std_logic_vector(signed(a) - signed(b)); --subtraction 
     output <= result(n-1 downto 0); 
     carryborrow <= result(n); 
    when others => 
     NULL; 
    end case; 

end process; 

end Behavioral; 

これは、常に私はそれが型エラーなしでどうあるべきかに割り当てることができますどのように0にcarryborrowビットを設定しているようですか？

Answer 1

あなたのコードにバグがあります

i）があなたのアカウントに信号がすぐに更新されていないという事実を取っていません。したがって、私はあなたが期待していると思うと、次の行ではないだろう。

result(n) <= '0'; 
    result(n-1 downto 0) <= a and b; --and gate 
    output <= result(n-1 downto 0); 

を代わりに、あなたは以下を参照することができますよう、組み合わせプロセス外outputとcarryborrowを駆動ラインを取る必要があります。 ii）このコードを合成可能にすると仮定すると、NULLをalwaysブランチに入れるだけで、ラッチが推論されます。他のブランチでもresultを運転する必要があります。

architecture Behavioral of alu is 
    signal result: std_logic_vector(n downto 0); 
begin 
process(a, b, op) 
begin 
    case op is 
    when "00" => 
     result <= '0' & (a and b); --and gate 
    when "01" => 
     result <= '0' & (a or b); --or gate 
    when "10" => 
     result <= std_logic_vector(resize(signed(a), n+1) + resize(signed(b), n+1)); --addition 
    when "11" => 
     result <= std_logic_vector(resize(signed(a), n+1) - resize(signed(b), n+1)); --subtraction 
    when others => 
     result <= (others => 'X'); 
    end case; 
    end process; 

    output <= result(n-1 downto 0); 
    carryborrow <= result(n); 

end Behavioral; 

Answer 2

私は通常、次の操作を行います。

result <= std_logic_vector(signed(a(n-1) & a) + signed(b(n-1) & b)); 
result <= std_logic_vector(signed(a(n-1) & a) - signed(b(n-1) & b)); 

サインインして拡張し、結果は1つの余分ビット長であるときに、オーバーフローの世話をするための操作を行います。