VHDLでのシンプルなSRラッチシミュレーションが発振しない

Question

次の回路VHDLコードでSとRが両方とも '0'のときにSR-Latchが発振することがわかりました。ここ

はSRLATCH

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity SRLATCH_VHDL is 
port(
     S : in STD_LOGIC; 
     R : in STD_LOGIC; 
     Q : inout STD_LOGIC; 
     NOTQ: inout STD_LOGIC); 
end SRLATCH_VHDL; 

architecture Behavioral of SRLATCH_VHDL is 
begin 

process(S,R,Q,NOTQ) 
    begin 
     Q <= R NOR NOTQ; 
     NOTQ<= S NOR Q; 
end process; 

end Behavioral; 

のVHDLで、以下は、テストベンチのコードでプロセスであり、そのシミュレーションが

-- Stimulus process 
    stim_proc: process 
    begin   
    S <= '1'; R <= '0'; WAIT FOR 100NS; 
    S <= '0'; R <= '0'; WAIT FOR 100NS; 
    S <= '0'; R <= '1'; WAIT FOR 100NS; 
    S <= '0'; R <= '0'; WAIT FOR 100NS; 
    S <= '1'; R <= '1'; WAIT FOR 500NS; 
    end process; 

を生じ、完全に私はシミュレーションが反映されていない理由を任意のアイデアを持っていません。 ..

（クリックで拡大）

Answer 1

誰かが間違った知識を教えています！

SRおよびRS基本フリップフロップ（ラッチとも呼ばれます）は発振しません。 S = R = 1（禁止）の問題は、S = R = 1を離れると状態を知ることができないため、S = R = 0（save）に同時に行くことができないためです。 S = R = 1からS = R = 0からS = 1; R = 0（設定）またはS = 0; R = 1（リセット）に移行します。これによりがまたはリセットのいずれかの状態になり、状態に到着する前に、が保存されます。

VHDLは離散時間でシミュレートし、実行ごとに同じシミュレーション結果を再現していることに注意してください。シミュレーション実行ごとに異なる信号遅延を引き起こす物理的効果を（簡単に）シミュレートすることはできません。

Btw。あなたVHDLの説明も間違っています。 QおよびNOTQは、inoutではなく、outのモードです。 VHDL-2008をサポートする適切なシミュレータ（アウトポートのリードバックを可能にする）または中間信号を使用してください。

Answer 2

あなたのインストラクターは正解です。この回路は、SとRの両方が同じ時間にリリースされた場合に発振します。あなたの問題は、あなたのTBはこれをやっていないということですが、これはありません：これは、ための素晴らしい方法ではありません

：

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity TOP is 
end entity TOP; 

architecture A of TOP is 
    signal S,R,Q,NOTQ: std_logic; 

    component SRLATCH_VHDL is 
    port(
     S : in std_logic; 
     R : in std_logic; 
     Q : inout std_logic; 
     NOTQ : inout std_logic); 
    end component SRLATCH_VHDL; 

begin 
    U1 : SRLATCH_VHDL port map(S, R, Q, NOTQ); 

    process is 
    begin 
    S <= '1'; 
    R <= '1'; 
    wait for 10 ns; 
    S <= '0'; 
    R <= '0'; 
    wait; 
    end process; 
end architecture A; 

これは無限デルタ遅延振動を生成します回路の物理的性質を効果的に簡素化し、VHDLスケジューラを使用して問題があることを示すため（デルタ遅延を使用して）非同期動作を示します。これを行うより良い方法は、信号遅延を追加することによって実際の回路の振る舞いをモデル化することです（これは、タイミングシミュレーションのバックアノテート時にツールが行っていることとまったく同じです）。信号の割り当てをafterでルックアップし、転送と慣性の遅延の違いを調べます。回路図を描くと、SとRが解放され、2番目の制御信号が変化する前に回路の周りの信号伝播が完了しない「小さな」時間ウィンドウで問題が発生することがわかります。この時間枠の中にSとRを変更するテストベンチを書く必要があります。

設計したほとんどすべてが、SR回路とまったく同じ方法で非同期になります。我々は、入力信号が同時に変化しないことを保証することによってのみ、回路を「同期」させる。タイミングツールの仕事は、実際には「同じもの」が実際に何を意味するのかを教えてくれることです。レポートやデータシートの値を設定や保留にすると、数値は単に「同じではない」という数値バージョンになります。