VHDLの真理値表でエラーが発生しました

Question

Truth table

My code

私はカルノー図を算出したが、自分のコードが正しくありません。私はエラーが発生しています： "D = '1'のエラーC = '0' B = '1' A = '0'予想O = '1'、受信O = '0'"。

私は間違いを犯していますか？

library IEEE; 
use IEEE.std_logic_1164.all; 
entity truth_table is port( A,B,C,D : in std_logic; 
           O  : out std_logic); 
end truth_table; 

architecture behavior of truth_table isbegin 

O <= (((not A) and C and D) or ((not D) and B and C) or (A and (not C) and D) or (A and C and (not B))); 
end behavior; 

Answer 1

あなたの信号「O」の右側の論理式が間違っている、それは次のようになります。

O <= (((not D) and B and A) or ((not A) and C and B) or (D and (not B) and A) or (D and B and (not C))); 

がhttp://www.32x8.com/var4.htmlを参照して、それを自分でしようとしたが、列の順序がより反対であることに注意してくださいあなたの真理の表で