vhdl

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i2cスレーブvhdlのメモリ位置からの書き込みと読み取り

書き込みと読み取りの操作（8ビットデータ）を使用してI²Cスレーブを実装しようとしています。コードの書き込み部分がうまく動作しています。読んでいるのが正しく来ていない、私はそのすべての "11111111"を意味します。 読み込み部では、スレーブアドレスを取得してから、読み込み元のレジスタ番号を書き込む代わりに、すべての "11111111"が表示されます。私はそれについて助けが必要です。そして、

vhdl i2c vivado 2017-08-10

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ラティスダイヤモンドプロジェクトの複数のVHDLファイル

私はラティスのダイヤモンドソフトウェアで書かれた複数のVHDLファイル（すべてエラーなしでコンパイル）を持つFPGAプロジェクトを持っています。問題は、私が見るすべてのピンを1つのVHDLファイルの入力と出力に割り当てることです。そのファイルを削除すると、別のものが表示されます。ネットリストアナラ​​イザは同じ動作をします。 同じプロジェクト内に複数のVHDLファイルを作成することは可能ですか、す

vhdl fpga lattice-diamond 2017-08-20

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VHDL：2D配列の特定の要素に新しい値を割り当てます。

平均変数値を2次元配列の特定の場所にコピーします。このコードはarray_new_signal11(3,2)です。 どのように私はこれを行うことができますか？このコードは、シミュレーション中にエラーが発生します。 architecture Behavioral of Correction is type array_new is array (0 to 4, 0 to 4) of intege

vhdl 2017-08-31

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VHDLバッファ変数と出力変数

私はVHDLプログラムで作業しており、ALTERA DE2-115を使用してRAM 256を実行する必要があります。出力は7セグメント表示で表示されます。 問題は次のとおりです。dataout出力変数があります。その後、変数はtemp_ram、配列の次の値があります。 dataout <= temp_ram(conv_integer(dir)); その後、私は入れてdataoutのvaules

vhdl fpga altera 2017-09-03

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VHDL：std_logicの配列の使用とstd_logic_vectorのサブタイプの使用

私は一緒に属している（同じクロックでサンプリングされていますが）論理的に既存の部分のベクトル（つまりパラレルバスではありません）コードを変更する必要があります。ほとんどの意図や目的、配列とベクトルはかなり扱うことができるため subtype my_subtype is std_logic_vector(my_width - 1 downto 0); signal my_signal : my_s

types vhdl subtype 2017-09-13

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LFSRはシミュレーション中にランダムな値を生成しません。

私はVHDLを初めて使っていますが、何か考えがあります。私はこのLFSRを作ったが、なぜ初期のシード値と他のXOR値との間にこだわるのか分からない。 私はアルテラのQuartus 16 LiteとISimを扱っています。私はランダムタップが、まだ改善でチェックとして library ieee; use ieee.std_logic_1164.all; --creating a galois

vhdl fpga xilinx altera lfsr 2017-08-03

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GHDLでVHDL標準を指定しようとしたときにエラーが発生しました

GHDLで新しくなりました。これは私のVHDLコードです：ghdl -s test.vhdでこれをコンパイルしようとすると /* Name: test.vhd Description: Demonstrates basic design in VHDL code. Date: 04. August 2017 AD */ --first part: libraries library

vhdl ghdl 2017-08-04

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ghdl-0.33にvhdl固定小数点ライブラリを含めるにはどうすればよいですか？

私はghdlシミュレータが新しく、ウィンドウでghdlを使用しています。私は自分のコンピュータにghdl（ghdl-0.33-win32）をセットアップし、単純な加算器コードを試してみました。私は現在David Bishopの固定小数点パッケージと浮動小数点パッケージを使用した数学方程式をシミュレートする必要があります。私は私にライブラリを含めて、それをコンパイルすると、エラーを与える： "fix

floating-point vhdl simulation fixed-point ghdl 2017-08-11

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VHDL長さを短縮してSTD_LOGIC_VECTORSの配列を生成する

長さを減らしてstd_logic_vectorsの配列を作成しようとしています。私は、ジェネリックstd_logic_vectorで配列を作成し、ベクトルを生成するためにgenerateステートメントを使用しようとしました。ジェネリックSTD_LOGIC_VECTORを返す関数と一緒に architecture behavioral of dadda_mul_32bit is type and

arrays vhdl fpga xilinx 2017-08-13

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FPGAを使用した学部のための祝日プロジェクトの目標は？

バケーションリサーチの学生プロジェクト、アンダーグラド、私たちのどれくらい、おそらく4〜6人でしょうか、私たちは動機付けられています。 元の提案では、CIDカメラセンサーをダムペリフェラルとして動作させるためのFPGA（Artix-7またはZ-board）を入手し、その上にいくつかの基本的な画像処理を行いました（おそらくエッジ検出と動的ウィンドウ処理）ビットマップをPCに出力することができます。

computer-vision vhdl fpga xilinx edge-detection 2017-08-16

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