altera

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    LFSRはシミュレーション中にランダムな値を生成しません。

    私はVHDLを初めて使っていますが、何か考えがあります。私はこのLFSRを作ったが、なぜ初期のシード値と他のXOR値との間にこだわるのか分からない。 私はアルテラのQuartus 16 LiteとISimを扱っています。私はランダムタップが、まだ改善でチェックとして library ieee; use ieee.std_logic_1164.all; --creating a galois
    vhdl fpga xilinx altera lfsr 2017-08-03

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    アルテラ・ボードを使用したVerilogインクリメント・デクリメント・カウンタ

    基本的にVerilogの新機能であり、構文がどのように機能し、このようなことがわかりません。 下に4ビットカウンタをインクリメントまたはデクリメントするアルテラボード上の押しボタンスイッチを使用しよう 割り当てがあります。オンボードLEDを使用してカウンタの値を表示する必要があります。スイッチを使用してカウンタの方向を制御し、プッシュボタンを押してカウンタ値を変更します。 これは私が今までに得たこ
    verilog counter altera quartus digital-design 2017-10-02

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    fpga Verilogの入力ピンに入力ピンを割り当てる

    Verilogを使用して2つのピンをアルテラのFPGAに接続しようとしています。 具体的には、inoutピンをinputピンに接続しています。私はエラーが発生します。 ピン "<名>は、" 複数のドライバ エラーは、このリンク上で説明されています。 Altera description これが解決策です： module multi_driver(inout o, input a, b, en);
    verilog fpga altera 2017-05-09

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    ModelSim Altera 10.1d - verilog波形が得られない

    私は基本的な双安定コードを持っていますが、エラーなくコンパイルできますが、実行（f9）した後に波形を追加すると、 tは何かを...ここに は私のコードです： テストモジュール： module test(); reg a; reg ck; reg rst; wire out; bistable bis(.a(a),.ck(ck),.rst(rst),.out(out)); initia
    compiler-errors verilog modelsim waveform altera 2017-05-22

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    VHDLバッファ変数と出力変数

    私はVHDLプログラムで作業しており、ALTERA DE2-115を使用してRAM 256を実行する必要があります。出力は7セグメント表示で表示されます。 問題は次のとおりです。dataout出力変数があります。その後、変数はtemp_ram、配列の次の値があります。 dataout <= temp_ram(conv_integer(dir)); その後、私は入れてdataoutのvaules
    vhdl fpga altera 2017-09-03

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    Altera FPGAの.jicファイル内のチェックサム

    ファームウェア・ファイル（.jic）JTAG間接構成ファイルのアルゴリズムを変更していますが、ファイル内のデータを変更すると、ファイルのどこかにチェックサムがあるため使用できなくなります更新される。 私は、.jicファイル内でチェックサムがどこにあり、どのアルゴリズムが使用されているかを調べる必要があります（crc32など）。 各バイトのビットが反転され、正常および反転ビットファイルが正常に検査さ
    fpga crc altera 2017-07-17

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    HPSから浮動小数点数をFPGAに送信する方法は？

    私はアルテラDE0 nano SoC FPGAを使用しています。私は、HPSからFPGAに浮動小数点数を送る方法を知りたい。 float ex_hps = 6000.9282;をAvalonメモリマッピングインターフェイス経由で送信させます。 Avalon_write_data addressに32ビットのデータ長（Qsysから設定可能）がある場合、FPGA側でこの数値は32ビットのstd_log
    floating-point vhdl fixed-point altera soc 2017-07-28

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    Quartus fitterには多くのRAMが必要です

    最近、FPGA上で、そしてコンパイルがquartus_fitに移行する際に、アルテラのOpenClプロジェクトを行っています。私のPCにはRAMの80％以上が必要です（私は32GBあります）。そして、フィッティングは約10時間後につぶれてしまいます。フィッティングは、この量のリソースを取ることになっていますか？私はそれを解決する方法がわからない、合成が成功すれば、quartus fitterは完結
    opencl fpga altera quartus 2017-11-16

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    5秒タイマーVHDL

    私はFPGAで50MHzのクロックを使用しており、5秒のタイマーを作ろうとしています。 cnt_tの下に5 x 50MHz（x "0EE6B280" - > 250,000,000）に達した後、time_tick_32を1にしてcnt_tを< = x "00000000";にします。以下のコードは、1 signal cnt_t : STD_LOGIC_VECTOR(31 DOWNTO 0) :=
    timer vhdl counter altera 2017-05-01

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    FPGAモーターコントロール

    NIOS IIソフトプロセッサーを搭載したFPGAベースのモーターコントロールを実装するつもりですが、TUVおよびIEC 61508証明書の要件を満たすシステムが必要です。 冗長システムを使用するための1つのソリューションを読んだことがありますが、どうすればそのことができるのか理解できませんでしたか？ 、冗長システムは物理ハードウェアをFPGAに追加する必要がありますか？またはNIOS IIのよう
    fpga altera redundancy nios 2017-05-14
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