modelsim

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Modelsim "ライブラリのマップに失敗しました"エラー

私はこの簡単なコードを書いています。しかし、私がModelSimを使ってそれをシミュレートしようとすると、ライブラリをマップできないというエラーが表示されます。どのようにソートするのですか？ library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity p1 is Port (a : in STD_LOGIC; b : in ST

vhdl modelsim 2017-07-06

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のVerilog、こんにちはゼロフラグため

module NOR31_1x1(Y,A); input [31:0] A; output Y; wire [29:0] norWire; nor nor1(norWire[0], A[0], A[1]); nor nor2(norWire[1], norWire[0], A[2]); nor nor3(norWire[2], norWire[1], A[

bit-manipulation verilog modelsim nor 2017-12-11

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Systemverilogメールボックスを生成する

多くのメールボックスを生成するにはどうすればいいですか？たとえば、メールを生成するには を生成し、データを1つにする方法があります。 私は generate for (genvar i=0; i<10; i++) begin mailbox test = new(); end endgenerate をやってみました、それは10個のメールボックス を作成しますが、その後、私は

fpga system-verilog modelsim 2017-07-17

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ModelSim on Ubuntu

最新バージョンのModelSimをUbuntu 16.04.1にインストールしました。しかし、このコマンドを使用してソフトウェアを起動することはできません./vsim。誰も助けることができるそのようなファイルやディレクトリはありません ：？./vsim：それは常に のbashを言いましたかありがとう。

ubuntu ubuntu-16.04 modelsim 2017-07-17

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"after" Modelsimで作業していません

Modelsimで直列加算器の動作モデルを作成しようとしています。 デザインでは、1クロックサイクル後にCarry_outをCarry_inに渡そうとしています。 設計である： 1ビット、2つのnビット数から各キャリーと共に加算器に入ります。 最初にキャリーは0ですが、次のクロックサイクルで、前のビットの加算からのcarry_outが再びcarry_inとして渡され、次の2つのビット、各番号からの

vhdl modelsim 2017-11-01

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-cフラグと対話的にModelSimを実行しているときに過剰なバッファリングをオフにする方法はありますか？

-cフラグを使用してModelimを実行しているときに、コンソールプリントの過度のバッファリングをオフにする方法はありますか？例： C:\> vsim -c VSIM> source run.do run.doは、デザインをコンパイルして10ミリ秒実行するための単なるmodelsimスクリプトです。この問題は、スクリプト内のvsimコマンドにヒットしたときに発生し、Ctrl-Cを押すまで出力

verilog modelsim 2017-11-06

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誰もこのVHDLコードがコンパイルされていない理由を知っていますか？

このVHDLコードがコンパイルされない理由は誰にも分かりますか？これは、2つの16ビット入力がAとB 値及び16ビット出力Fを提供受け付ける16ビットALUの一部である library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use i

vhdl modelsim 2017-09-18

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ModelSim/QuestaSimでライブラリを削除するには？

私はこのソフトウェアで多くのプロジェクトを行ってきました。無用なライブラリを大量に削除したいので、古いプロジェクト（ライブラリ）を削除することをお勧めします。

vhdl modelsim 2017-11-16

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エラー：（vsim -3389）、

なぜ私はmodel-simを使用しているときにこのエラーが出るのか分かりませんが、私は多くの修正を試みましたが、これを回避していないようです。 これは私のModelSimの転写産物はこう言われる、入力ポート `timescale 1ns/1ps module interative_processing(clk,rst,w,k,counter_iteration,padding_done,a_

verilog modelsim test-bench 2017-11-18

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Modelsim - Verilogのシミュレーション中にデータが記録されず、クロックデータのデバイダコードがありません

私がやろうとしていること： 0から16進数の数字を数え、ボードのクロック（CLOCK_50）は50MHzであり、ボードの2つの入力スイッチ（SW [1：0]）に基づいてカウントの周波数/速度を変更したいと考えています。トップモジュール&クロック分周器モジュールの のVerilogコード： //top level module module rate_divider (input CLOCK_5

verilog modelsim 2017-07-04

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