fpga

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    ザイリンクスの超薄型FPGAにコンピュータを接続する方法

    私はFPGAプログラミングの初心者です C++で記述された単純なマトリックス - マトリックス乗算をザイリンクスVivado HLSで合成し、ザイリンクスSDSoCツールでビットストリームを生成しました。以下のファイル： sd_card -- _sds --- _p0.bin -- matrixMultiplication.elf -- BOOT.BIN -- image.ub 私は
    fpga xilinx hls vivado 2017-12-01

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    いけないあなたは、私が1 HZへと一時の過程で私の時計を分割し、リセット見ての通りこんにちは、私はしかし、それは、カウントをdoesntのすべての条件を割り当てられ、4までの0からカウンターを作りたいそれぞれVHDL

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity A is Port ( clk : in STD_LOGIC; reset: in std_logic; -- reset inp
    vhdl fpga 2017-12-09

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    VHDL：ここ

    に信号を送るためにシステムクロック（SYS_CLK）を割り当てることができない私は、シミュレーション結果をアップロードしています。ハイライト部分では、両方の信号にsys_clkを割り当てる必要があります 定義済みのsclk_1およびsclk_2信号の遅延によってシステムクロック（Sys_clk）を割り当てるvhdlコードを書きました。 カウンタを25カウントした後のシミュレーションでコードを実行し
    vhdl fpga xilinx hdl 2017-12-13

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    Verilog with with with条件付き

    こんにちはVerilog文法について質問があります。 @は常に普段使用されています。 しかし、変数の値が変更されたときに何らかのアクションを実行する必要があります。 たとえば、スイッチが変更されているかどうかを調べたいと思います。 （@ posedgeスイッチまたはnegedgeスイッチ） しかし、これはエラーをした場合 だから、私は試してみました。 これを行う方法は他にありますか？あなたは同期設
    verilog fpga hdl 2017-12-14

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    FPGAの四隅にデザインを実装するxillinx配置制約

    FPGAの四隅に私のHDLデザインを実装したいと思います。これどうやってするの？ ISEでHDLコードを合成した後、どのようにしてFPGAに配置することができますか？ FPGAエディタは使用できますか？または先に計画しますか？どのようにこれらのツールを設定できますか？ 助けてください。
    constraints vhdl verilog fpga placement 2017-12-16

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    AES-NIまたはGPUアクセラレーションによる独立したAES 256のCBC復号化操作数

    AES-NIは、大量のデータを暗号化/復号化するために最適化されているようです。しかし、私はパスワードを解読しようとしています。（iv +最初のcbcブロック、合計32バイト）試してみるには非常に小さなビットがあります。 私は現時点では、毎回EVP_DecryptInit_ex、EVP_DecryptUpdate（スレッドごとにEVP_CIPHER_CTX_init）を呼び出してopensslを使
    aes gpu fpga aes-ni 2017-12-19

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    どのFPGAを選択すればよいですか？ （または別のハードウェアを選択する必要があります）

    私はいつもこの開発ボードの1つを買うのは面白かったですが、私は他のプロイセクトで過ごしていたので、私が使っていないものを売って、ついに買うためにお金を作った。 私は現在電子工学を研究していますが、プログラミングやリバースエンジニアリング、複雑な数学的暗号アルゴリズム（主にハッシュに使われているもの）を嫌うことに多大な時間を割いています。素数テスト、NP困難な種類のアルゴリズム、グラフパス検索アルゴ
    fpga 2017-12-20

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    Verilogコードを生成したフリップフロップの数

    enter image description hereツールを使用せずにVerilogコードで生成または使用されたフリップフロップの数をカウントするにはどうすればよいですか？
    verilog fpga hdl digital-logic vlsi 2017-12-24

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    Mimas V2 Spartan 6 FPGAフラッシュメモリの問題

    最近、DDR SDRAMを搭載したFPGA Mimas V2 Spartan 6 FPGA開発ボードを購入しました。 xilinx ise 14.7、Verilogコードで作業しています.xilinxで生成されたバイナリファイルをツールconmimasv2_configuration_tool_windows.exeでfpgaにロードすると、fpgaが応答を停止しました。フラッシュメモリをリセット
    verilog fpga xilinx-ise 2017-12-27

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    hdlのパイプライン・マルチプレクサ

    パイプライニング時にデジタル回路のクロック速度がどのように上昇するかを評価するための簡単なテストを行っています。 2 5to1と1 2to1を使用して10to1マルチプレクサをパイプライン化します。私は、FPGAのシンセサイザー（アルテラ）からいくつかのクロック速度の増加を取得します。次に、もう1つのステージを追加し、5to1マルチプレクサを2to1と3to1と適切なレジスタに置き換えます。後者の
    vhdl fpga mux 2017-12-30
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