hdl

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    VHDL：ここ

    に信号を送るためにシステムクロック（SYS_CLK）を割り当てることができない私は、シミュレーション結果をアップロードしています。ハイライト部分では、両方の信号にsys_clkを割り当てる必要があります 定義済みのsclk_1およびsclk_2信号の遅延によってシステムクロック（Sys_clk）を割り当てるvhdlコードを書きました。 カウンタを25カウントした後のシミュレーションでコードを実行し
    vhdl fpga xilinx hdl 2017-12-13

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    Verilog with with with条件付き

    こんにちはVerilog文法について質問があります。 @は常に普段使用されています。 しかし、変数の値が変更されたときに何らかのアクションを実行する必要があります。 たとえば、スイッチが変更されているかどうかを調べたいと思います。 （@ posedgeスイッチまたはnegedgeスイッチ） しかし、これはエラーをした場合 だから、私は試してみました。 これを行う方法は他にありますか？あなたは同期設
    verilog fpga hdl 2017-12-14

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    なぜのverilogで使用する機能モジュール

    パート1があります：私は常にコードの重複を避けるために、Verilogでの関数を使用するように言われました に。しかし、私はモジュールでそれを行うことはできませんか？私の理解が正しいとすれば、すべての関数をVerilogでモジュールとして書き直すことができます。ただし、モジュールはalwaysブロックの内部からインスタンス化できません。この場合を除いて、私は常にモジュールに固執することができます。
    verilog hdl hardware-programming 2017-12-23

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    VHDLとVerilogで同じ設計です。しかし、スピードとリソースの使用方法は異なりますか？

    私はVerilogとvhdlの2つのコードを持っています。これは16ビットの2進数で1つのコードの数を数えます。どちらも同じことですが、ザイリンクスISEを使用して合成した後、私は異なる合成レポートを取得します。 Verilogコード： module num_ones_for( input [15:0] A, output reg [4:0] ones ); int
    vhdl verilog xilinx hdl 2017-11-04

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    Verilogコードを生成したフリップフロップの数

    enter image description hereツールを使用せずにVerilogコードで生成または使用されたフリップフロップの数をカウントするにはどうすればよいですか？
    verilog fpga hdl digital-logic vlsi 2017-12-24

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    基本的な全加算器の出力で "ZとX"を得る

    2つの半加算器モジュールで基本的な全加算器を設計し、それをテストベンチでテストしようとしています。コンパイルエラーはありませんが、出力（波形）では、SumとCarryのZとXが得られます。私は立ち往生していて、このエラーを修正するために、次に見なければならないことがわからない。 これを修正するために、次のステップ（またはいくつかのポインタ）をチェックする必要がありますので、参考にしてください。 こ
    verilog hdl 2017-11-16

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    dの平均値を示すpの高値のカウント

    module try2(p,d,q1,q2,q3,q4,q5,q6,q7,q8,c,a); input p,c; output [15:0]q1,q2,q3,q4,q5,q6,q7,q8,d,a; reg [15:0] d=16'b0;//may be error reg [15:0]a; always @ (posedge p) begin d<=d+1; end DFF df
    verilog hdl synthesis flip-flop 2017-11-16

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    ラッチトリム警告を受け取らずにレジスタを同じ番号の正から負に切り替える方法はありますか？

    私はPongのゲーム用のモジュールを書いています。これはchange_xとchange_yという2つのレジスタを持ち、正と負の間で切り替わります（コードではTWOですが、デバッグ中は1に変更しました）。これらのレジスタは10ビットなので、10'b0000_0000_01と10'b1111_1111_11の間で切り替わります。私は警告を取得合成するとき： Xst:1710 - FF/Latch <c
    verilog fpga hdl 2017-11-16

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    範囲を包むためのVerilogモジュラス演算子

    私の背景はソフトウェアになっています。（システム）Verilogには新しかったので、シーザーシフターを実装することになっていました（文字をN文字でシフトし、 3だけシフトABCXYZはDEFABCになります）、私は私がソフトウェアの場合と同様に、コードの重複を減らすことができることを期待して、次のように書いた： /* every variable except 'direction' has th
    verilog system-verilog hdl caesar-cipher 2017-11-22

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    viewing waveform- Active hdl

    私はverilogとactive-hdlを初めて使っています。私は問題を抱えています。誰かがこのことについて私に助言できるなら、私はそれを感謝します。 波形ビューアで2番目のレイヤモジュールの波形が見えません。より正確には、サブモジュールの信号はZまたはXのいずれかを示します。 tools/preferences/simulation/access designオブジェクトを介して読み取り/書き込
    verilog hdl active-hdl 2017-11-24
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