hdl

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    Verilogゲート定義の相違点

    これは、Verilogの2つの半加算器の定義です。 違いがありますか？私はどちらを選ぶべきですか？どうして？ halfAdder1 xor(s,x1,x2); and(c,x1,x2); halfAdder2 assign s=x1^x2; assign c=x1&x2;
    logic verilog hdl 2017-08-03

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    ハードウェアの観点からの2つのロジック実装の違いは何ですか？

    実装1： logic [2:0][3:0] reg0; // Packed [email protected](clk_a) reg0[1:0] <= in0[1:0]; [email protected]_b) reg0[3:2] <= in1[1:0]; 実装2： logic [2:0] reg0 [3:0]; // unpacked [email protect
    system-verilog hdl 2017-08-07

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    コンパイル時にエラーをスローするLINT /合成安全ステートメントとは何ですか？

    私はparameterが渡されたモジュールを持っており、定義されたパラメータに対応する別のモジュールをインスタンス化します。 しかし、ケースは、パラメータの特定の組み合わせのために定義されていない場合には、私はそうのように、問題を強調するために、コンパイル時にスローされるようにエラーをしたいと思います： generate if (PARAM1 == 1 && PARAM2 == 2) begin
    verilog hdl 2017-06-21

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    浮動小数点を含む行列をFPGAに乗算する方法は？

    HDLの行列乗算について質問したいと思います。私は6ヶ月間、FPGAとASICの設計について学んできましたが、まだVerilog/VHDLを使ってFPGAをプログラミングするのに十分な経験はありません。私は迅速な検索をして、Verilyが私に適していることを発見しました。とにかく私は初心者だと思っています。今までは、ザイリンクスのSpartan 3E-XCS1600E MicroBlazeスタータ
    matrix floating-point verilog simulink hdl 2017-08-10

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    奇妙なデータを変更するためのクロッシングクロックドメイン

    より高速で動作する作業者にコンフィギュレーションモジュール（より遅いクロックで動作）を接続する必要があります。標準的な答えはFIFOのようですが、より少ないリソースを消費するよりシンプルなソリューションを考え出しました。レイテンシがはるかに高いという欠点があります。私の利益は、データの可能なサイズごとにFIFO IPを再生成する必要がないことです。 RTLシミュレーションではうまくいくように思えま
    clock system-verilog hdl 2017-06-25

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    Verilogの奇妙なシミュレーション結果の合成

    私は奇妙な問題に直面しています。このコードは単純なALU用です。関心のコードだけをここに貼り付けられます： always @(posedge clk or posedge rst) begin if (rst == 1) begin mul_valid_shr = 3'b000; end else begin if (op_mul_i
    verilog hdl synthesis vivado 2017-06-30

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    チゼルでUInt（）のサイズを取得するには？

    おそらく簡単ですが、チゼルのUInt（）値のビットサイズを取得する方法を簡単に見つけることはできません。 は私が宣言によってサイズを設定する方法を知っている： val size = a.? または：： val size = width(a) val a = UInt(INPUT, 16) しかし、 '' サイズを取得するには、のようなプロパティがあります
    hdl chisel 2017-10-10

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    Verilogでは、8ビット入力の1の数を数えて出力しますか？

    私が気にしていることは、8ビットの入力を1つ取り、1を数えることです。次に、それらの1を表します。 01010111出力0101（5 1の入力からあります） module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possible use for case statement
    verilog hdl 8bit 2017-10-13

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    AXI4遅延取引

    私はアドバイスを探しています。私は現在、AXI4スレーブ入力とAXI4マスター出力を持つVHDLに統合されたカスタムIPを持っており、現在は信号が直接結びついています。 私は、AXI信号にカスタマイズ可能なレイテンシを追加したいので、お互いに接続するのではなく、IPを通じて特定の時間遅延させることができます。 私の質問は、 AxVALIDとAxREADY（たぶんRVALID/RREADYとWVAL
    vhdl hdl vlsi axi4 2017-07-07

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    Vivadoシムエラー：私はザイリンクスVivado 2016.4で私のトップレベルのモジュールをシミュレートするために行くとき、私は奇妙なエラーが表示

    「ルートスコープ宣言がのverilog 95/2Kモードでは使用できません」： ERROR: [VRFC 10-1342] root scope declaration is not allowed in verilog 95/2K mode [<...>/header.vh] IをVivado SimulatorとVerilog 2001が指定されています。マイheader.vhは、次のよう
    verilog xilinx hdl vivado 2017-07-07
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