chisel

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    浮動小数点ユニット - オープンソースのハードウェア実装

    BoyO、StackOverflowでこれらの人たちは本当にあなたがここで質問をしようとする前に考えていますか - この最初の質問を書いている実際の舞台の恐怖を持っています。 私は検索中に見つかったいくつかのリソースを提供しますが、最初にトピック自体について詳しく説明します。つまり、私はFloating Point Unitの研究に興味を持っていますので、利用可能なオープンソースのハードウェア実装
    riscv chisel fpu 2017-11-20

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    チゼルでUInt（）のサイズを取得するには？

    おそらく簡単ですが、チゼルのUInt（）値のビットサイズを取得する方法を簡単に見つけることはできません。 は私が宣言によってサイズを設定する方法を知っている： val size = a.? または：： val size = width(a) val a = UInt(INPUT, 16) しかし、 '' サイズを取得するには、のようなプロパティがあります
    hdl chisel 2017-10-10

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    Chisel：Resolvers in build.sbt

    基本的な質問ですが、build.sbtではどのようなリゾルバキーがしますか。私はちょうどチゼル3 の学習を始めました。 resolvers ++= Seq( Resolver.sonatypeRepo("snapshots"), Resolver.sonatypeRepo("releases") ) chiselプロジェクトまたは一般的にbuild.sbt
    sbt chisel 2017-12-10

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    チゼルを使った文字列のSeqの要素の索引付け

    tab = Array（1.U、6.U、5.U、2.U、4.U、3.U）とY = Seq（b 、g、g、g、b、g）、tabはUIntの配列です。 次のように私はタブでマップをやってみたい： tab.map(case idx=>Y(idx)) をしかし、私はエラーを取得しておいてください。chisel3.core.UIntを見つけ、Intが必要。 は私が tab.map(case idx=>Y
    chisel 2017-10-21

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    Chisel3でハーネスを生成する方法

    Chisel2では、これで判断するハーネスを生成する方法があるようです。question シミュレーションのメカニズムは、Chisel2とChisel3では少し異なるようです。 Chisel3 wikiから： Chisel2はChiselコードから直接C++シミュレーションを生成することができ、vcsシミュレーションで使用するハーネスを直接生成することができました。 Chisel3は、Verilo
    chisel 2017-10-22

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    ファンクションモジュールの作成時にVec入力を処理する方法

    入力タイプがVec（10、UInt（1.W））のモジュールを用意しましたが、そのためにFunctional Module Creationを作成します。私は、ノミのwikiに従っており、この1を書き： object mul{ def apply (din_1: Vec, din_2: Vec) = { val m = Module(new mul) m.io.di
    scala chisel 2017-12-12

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    Chisel 3のQueue Standard Library Interfaceはどのように合成されますか？

    Queueと他の標準ライブラリ・インタフェース・オブ・チゼル（​​、Validなど）の簡潔な定義は、Cheat-Sheetに、さらに詳細はChisel Manualにあります。私はまたStackOverflow - hereとhereでこれらの2つの答えを見つけました。 しかし、これらのリソースのどちらもプラスチックで説明されていません。これらのインターフェイスの目的を理解するのに役立ちます。実際
    riscv chisel 2017-12-14

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    チゼル/ FIRRTL定数伝搬と階層全体の最適化

    いくつかの簡単な算術を行い、いくつかのパラメータによって制御されるモジュールを考えてみましょう。 1つのパラメータが最上位レベルの動作を制御します。モジュールはモジュールポートから入力を読み込むか、他のパラメータから読み込みます。したがって、結果は動的に計算されるか、コンパイル（咳、合成）時間に静的に知られます。 Chiselによって生成されたVerilogは、このモジュールのさまざまな味のために
    chisel 2017-12-19

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    Chisel3でverilog合成指示文を追加する方法は？

    は例えば、私は、Verilogで、レジスタアレイは、ブロックRAMを用いて合成されていることを確認する必要があります。 reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; どのように私は、チゼルで同様のをコーディングすることができますか？ ありがとうございました。
    verilog chisel 2017-12-27

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    チゼルクロックゲーティング

    クロックゲーティングは、電力削減のために重要です。チゼルのクロックゲーティングをどのように指定しますか？ クロックゲーティングは、ロジック信号が特定のレジスタへのクロックがトグルされるかどうかを判断する場所です。論理信号が非アクティブの場合、クロックは安定したまま変化しません。イネーブルがアクティブのときのみ、クロック信号がトグルし、入力がフリップフロップにラッチされます。 バックエンドツールはこ
    riscv chisel 2017-11-15
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