Chisel3でverilog合成指示文を追加する方法は？

Question

は例えば、私は、Verilogで、レジスタアレイは、ブロックRAMを用いて合成されていることを確認する必要があります。

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 

どのように私は、チゼルで同様のをコーディングすることができますか？

ありがとうございました。

Answer 1

これは現在サポートされていません。 Firrtlレポには既存の機能要求があります：https://github.com/freechipsproject/firrtl/issues/687。私たちはそれほど遠くない将来にこれをサポートしたいと考えています。