VerilogでRTLデザインを合成して実装する

Question

メモリ内のデータをソートするRTLデザインを合成したい。私はテストベンチでモジュールを合成する必要があるかどうか、それがないとわからないのですか？

Answer 1

テストベンチなしでモジュールを合成する必要があります。