chisel

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Chisel3。機能モジュールMux4

私は文書にしたがってチゼルを学んでいます。 これまでのところ、すべてがうまく機能しました。しかし、私は章13で立ち往生しています"Functional Module Creation" I のコードを取得できません。私は全ての.scalaクラスをchisel-template-projectのコピーに作成しました。ここで私は可変ビット幅でMUX4を作成するためにコピー/書いたものです： /チゼルテ

scala module riscv mux chisel 2016-11-10

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データパス（チゼル）のロジックをオフにするジェネリックタイプを使用

私はデータパスに新しい機能とロジックを実装したZ-Scale RISCVプロセッサで作業しています。 if-loopsの束を使わずにコードの特定の部分を "パワーオフ"する簡単な方法が存在するかどうか疑問に思っていますか？ Zスケールプロセッサの標準実装と拡張実装の実装を簡単に切り替えることができます。 私が実装した新しいロジックは、データパスの主なコンポーネントを置き換えるのではなく、機能を拡張

scala generic-programming hdl riscv chisel 2016-11-17

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チゼルについての構文：Vec＆Wire

私はチゼル3を飼っています。 私はコードについていくつか質問があります。 val myVec = Wire（Vec（5、SInt（width = 23）））// 5つの23ビット符号付き整数のベクトル。 私はベクトルを宣言し、 "ワイヤ"と書く必要があると思いましたが、これらのコードを見たときに間違っていました。 クラスBigBundle 5 23ビット符号付き整数のバンドル{ ヴァルmyVec

chisel 2016-11-26

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チゼルコードからFIRRTLを生成するにはどうすればよいですか？

チゼルコードからFIRRTLファイルを生成するにはどうすればよいですか？私はgithub wikiに従ってsbt、firrtl、およびverilatorをインストールしました。シンプルな加算器のチゼルコードを作成しました。私はFIRRTLを生成し、それをVerilogに変換したいのですか？私の問題は、chiselコードからfirrtlファイルを取得する方法です。おかげさまで ソースファイル：MyQ

chisel 2016-11-29

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riscv-sodor用のVerilogを生成する

私はriscv-sodorに取り組んでいます。Verilogを生成するようにMakefileを修正したいと思います。この作業を行うにはどうすればよいですか？ソドー島README（https://github.com/ucb-bar/riscv-sodor）から よろしく、

makefile riscv chisel 2016-11-30

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チゼルプロジェクトテンプレートでチゼルソースファイルを編集する

私はチゼルを新しくしました。現在chisel3を使ってchisel-tutorial wikiに従っています。そこにリンクされているチゼルプロジェクトテンプレートをクローンした後、私はGCD.scalaソースファイルからverilog出力をテストして生成しようとしました。私は次のエラーを受け取りました。 > run --v java.lang.RuntimeException: No main

scala chisel 2016-12-01

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エラーは、私はノミ3.</p> <p>を使用しようとしているチゼル3

に「SBTテスト」を実行した後、私は、SBTのテストおよびSBT「テスト専用の例を使用してチゼルプロジェクトテンプレートのレポでGCD.scalaファイルをテストしてみました.GCD "コマンドを使用します。しかし、これは私が理由を見つけることができないというエラーを与える。私はbuild.sbtファイルやリポジトリのレイアウトを変更しませんでした。私はエラーメッセージの最後の部分だけを投稿してい

scala chisel 2016-12-01

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クロックサイクル内で変数を複数回再割り当て - チゼル

1クロックサイクル中に変数hit_bitsを複数回再割り当てしたいとします。 io.bits_perf.bits(i)がtrueの場合はhit_bitsが増加します。私は "COMBINATIONAL PATHを見つけました！"私はコードをコンパイルしようとします。 この例では val hit_bits = Bits() hit_bits := Bits(0) when(io

scala loops hdl chisel 2016-12-02

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チゼル3割当て

これはチゼル2で動作するように思われたが、現在動作しない： class TestX extends Module { val io = IO(new Bundle { val a = Output(UInt(width=2)) }) io.a(1, 0) := UInt(0) } エラー：[モジュールTestX】発現T_4雌として使用されているだ

chisel 2016-12-03

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Chisel：入力ポートと出力ポートをinoutピンにマッピング

Chisel 3ソースコードからVerilogを生成し、UCFファイルを使用してVerilogのトップモジュールポートをFPGAピンにマッピングします。 チゼル側の入力と出力のポートを別々に表現する必要があるデザイン（SDRAMデータピン）のセットがあります。問題は、（AFAIK）Verilogの入力ポートと出力ポートを同じFPGAピンにマッピングできないことです（Verilogを直接入力信号にす

chisel 2016-12-04

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