hdl

    1熱

    1答えて

    Isimはテストフィクスチャ内のすべてのビットをテストしていません

    こんにちは私のVerilogコードの入力の可能性のあるすべてのケースをテストしようとしています。私はループのためにそれを設定しました。 for(sel = 0;sel < 4;sel=sel+1) begin for(a = 0;a < 8;a=a+1) begin for(b = 0;b < 8;b=b+1) begin #50;
    testing verilog simulation hdl xilinx-ise 2016-10-07

    0熱

    2答えて

    バインディングモジュールのポートに 'assign'を使用する

    私はVerilogを初めて使いこなしていますが、最初にその言語を学ぶのはポート相互接続に関するものだと思います。だから、私は素朴に次のコードを書いた。 module mult4(input wire [3:0] x, y, output wire [7:0] z) sum8 sh, sl, ss; assign sl.x = (y[0] ? x : 0),
    verilog hdl 2016-10-11

    -1熱

    1答えて

    関数のパラメータとして使用するクラスの型を初期化する方法

    私はHDLからC++への変換でハンドルを取得しようとしています。 UbuntuでVerilatorを使用した変換は簡単ですが、1つのデータ型がわかりやすいです。 階層の最上位のコードは... #include <iostream> #include "VDorQ24Syms.h" #include "VDorQ24.h" using namespace std; // FUNCTIONS
    c++ ubuntu visual-c++ hdl verilator 2016-10-21

    -1熱

    1答えて

    ASCIIデータを含むファイルでブロックRAMを初期化する

    "AGCCT"のようなASCIIデータを含むテキストファイルでブロックRAMを初期化したいのですが、どうすればいいですか？ バイナリまたは16進データを含むファイルでBRAMを初期化できますが、ASCIIファイルで初期化する方法がわかりません。私はFPGA上でこのコードを実装したいので、合成可能な構文を使用する必要があります。
    verilog fpga hdl 2016-10-26

    0熱

    1答えて

    常時ブロック内に3項演算子を使用できますか？ MOD（％）演算子は合成可能ですか？

    私は常にブロックの中で三項演算子を使用しようとしています、それは合成可能です。そして、MOD（％）演算子はVerilogで合成可能ですか？なぜなら私はコードをシミュレートしているときに、結果が正しいと思われ、ハードウェアで実装されたときにその動作が変わってしまうからです。私は、分割演算子が2の累乗でない限り、その除算演算子も合成できない場所をいくつか研究しました。それは本当ですか？ 私はコードを合
    verilog hdl synthesis vivado 2016-10-27

    0熱

    1答えて

    MD1715超音波ドライバを制御する簡単なVerilog

    最終的には超音波センサを制御するために、md1715超音波ドライバ（http://ww1.microchip.com/downloads/en/DeviceDoc/md1715.pdf）を使ってTC8020のMOSFET（http://ww1.microchip.com/downloads/en/DeviceDoc/tc8020.pdf）を制御しようとしています。 すなわちFPGAは - > MD
    verilog hardware fpga hdl 2016-10-28

    1熱

    2答えて

    Chiselでのビットベクトルの比較

    私は4ビットのベクトルを持っています。ベクトルのベクトルの1ビットが1であるかどうかをチェックしたいのですが、基本的には最初の反復は、ベクトルからの最初のビットが1であるかどうかをチェックし、次の反復チェックで2番目のビットが1であるかどうかを確認します。 以下に示すswitch文で試してみましたが、必要なように動作しません。 for(i <- 0 until ways) { //ways = 3
    arrays scala vector hdl chisel 2016-10-31

    2熱

    1答えて

    Vivado 2016.2 SimulatorはSystem Verilog $ castまたは$ sformatfをサポートしていません

    Vivado 2016.2シミュレータを使用すると、System Verilogのintにキャストする必要がありますが、$ castと$ sformatfはサポートされていません。どのような他の関数やメソッドが文字列にint型変換を成功させるために利用できますか？
    verilog system-verilog hdl vivado test-bench 2016-09-21

    -1熱

    2答えて

    vhdlのif文の構文エラー

    VHDLを初めて使用しています。私は、ビットベクトルが偶数でないかどうかを調べるコードを試しています（ビットベクトルのハミングウェイトを使用しています）。私が書いたコードは次のとおりです。 entity hw_mod is generic( bits:integer ); port ( inp : in std_logic_vector((bits-1) downto 0; cout
    vhdl hdl 2016-09-24

    0熱

    2答えて

    Verilog HDLビヘイビアコーディングモジュール（ALU用）

    これは初めてのVerilog HDLプログラミングであり、私のコードに何が問題なのかわかりません。私はビヘイビアコードで単純なALUを設計する必要があります。 これまでは、減算器と加算器モジュールを作成しました（他のモジュールを追加する必要がありますが、他のモジュールを追加する前に、これらのモジュールをALUモジュールで使用したいと思います）。 私は、同じプロジェクト（かなり確信して、これは行動あ
    overflow verilog hdl alu 2016-10-06
最新の質問