xilinx-ise

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    Mimas V2 Spartan 6 FPGAフラッシュメモリの問題

    最近、DDR SDRAMを搭載したFPGA Mimas V2 Spartan 6 FPGA開発ボードを購入しました。 xilinx ise 14.7、Verilogコードで作業しています.xilinxで生成されたバイナリファイルをツールconmimasv2_configuration_tool_windows.exeでfpgaにロードすると、fpgaが応答を停止しました。フラッシュメモリをリセット
    verilog fpga xilinx-ise 2017-12-27

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    出力が同じ入力側にあるVHDL乗算器

    システムでザイリンクスFPGAを実装するために、32ビット乗算器の記述にVHDLを使用していますが、 Nビットサイズの入力を有する場合、出力はサイズの（2 * N）ビットでなければならない。私はそれをフィードバックシステムに使用しています、それは入力の同じサイズの出力を持つ乗数を持つ可能性がありますか？ 私は、vhdlコードが同じサイズの信号で配線された加算器と乗算器ブロックを持つFPGAアプリケ
    vhdl fpga xilinx-ise 2017-04-23

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    非同期FIFOのライトレイテンシ後に読み出しますか？

    ザイリンクスのCORE Generatorで生成された非同期FIFOを使用してモジュールとインターフェイスを取ろうとしています。しかし、私は、AFIFOの入力ポート（正確ではあるが）で供給されたデータが、6-7クロックサイクルの待ち時間後にdoutに現れ始めることを観察した。これは期待されていますか？または私は何か間違っているのですか？私がやっているのは、AFIFOのwrite_enableピンを
    verilog fpga fifo xilinx-ise 2017-08-07

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    xpowerを使って電力を見積もる方法

    私はVerilogを使ってクラスプロジェクトを進めてきました。私は回路を作り、その回路が使う電力を計算しなければなりませんでした。私はXpower Analyzerを使ってそれをやろうとしていますが、vcdファイルの作成、ザイリンクスISE 14.7を使用したコードのコンパイルと合成の手順に従います。結果が表示されるまで、すべてうまくいく。私は時計から0の電力消費を受けました。私は時計を制約しよう
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04

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    16ビットLFSRで擬似ランダムシーケンスを作成する方法

    16ビットのランダムシーケンスを生成しようとしています。 問題は、出力が未定義状態になっていることです。私はこれがxorステートメントでの並列処理によるものだと感じています。だから私は遅れを入れましたが、それはまだ動作しません。あなたのLFSRにいくつかの小さな構造的な変更を加える library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_
    vhdl xilinx-ise 2017-06-28

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    vhdlの "Architecture"の近くに構文エラーがあります

    私はxilinx ise 14.7とvhdlプログラミング言語で構造アーキテクチャを使用してコードを書き込もうとしています。私はmux_xorという名前のvhdlモジュールとQ1という名前のトップダウンモジュールを持っています。 Q1のトップダウンモジュールでこのエラーが発生する： 62行目：「アーキテクチャ」の近くに構文エラーがあります。マイQ1 VHDLモジュールのコードは以下の通りです ：
    vhdl xilinx xilinx-ise hardware-programming 2017-05-11

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    ザイリンクスVerilogでM2_1 MUXやFDフリップフロップなどのデフォルトモジュールを使用するにはどうすればよいですか？

    私はのようなだけ基本ゲートを使用することができると、または、 veriloグラムでなど、 FDフリップフロップザイリンクスの概略ようM2_1 MUXに、これらのデフォルトモジュールを使用することができています、xorなど これらの組み込みマルチプレクサ（M2_1）またはFlipflop（FD）をVerilogで使用できますか？です。なぜなら、ビヘイビアコードを使用すると、シノプシスやザイリンクスの
    verilog system-verilog xilinx xilinx-ise 2017-07-03

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    virtex 6でDSPスライスをインスタンス化する方法は？

    私はVHDLコード（virtex 6）に取り組んでいます。ここで私は乗算と累積演算の数を行う必要があります。どのように私はこれ（インスタンス化と推論で）のためのDSPスライスを使用するのですか？私を助けることができる例はありますか？
    vhdl xilinx-ise 2017-07-04

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    VHDL（Spartan 3）の2つの7セグメントディスプレイに異なる数字を表示

    デコードに関する課題があります。 4入力スイッチ（バイナリコンビネーション）を表示し、対応するスイッチの組み合わせを4-LEDおよび10進数の値を1 7セグメントに表示します。これらのバイナリの組み合わせをグレイコード（4ビットも）に変換し、対応する4-LEDと10進値を1 7セグメントに表示します。 私は既にKマッピングのための解決策を持っていますが、私の主な問題は、両方のセグメントに異なる番号
    vhdl xilinx-ise spartan 2017-07-12

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    PCからFPGAのブロックRAMを読み取る

    私はザイリンクスISE 14.7シンセサイザを使用しています。私は.coeファイルでBRAMを初期化してアクセスすることができます。また、私は新しい.memファイルをdata2memツールを使用して更新し、私のビットファイルを更新することができます。ここで私はそれをROMとして構成しました。 私の問題は、BRAMの内容をファイルに保存する方法がわかりません。私はコアジェネレータからシングルポートブ
    fpga xilinx xilinx-ise 2017-04-12
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