xilinx-ise

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    2次元配列は1次元を想定しています

    VHDLにstd_logic_vectorsの配列を作成しようとしています。この配列は、バレルシフタを作成するためにgenerateステートメントで使用されます。配列の各要素（配列、ベクトル）は個別にアドレス可能なビットでなければなりません。ここに私のコードのいくつかがあります。 信号宣言：アーキテクチャで type stage_t is array(4 downto 0) of std_logi
    arrays vhdl xilinx-ise digital-logic 2017-04-08

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    MicroBlaze MCSでの命令とデータの構成方法は？

    私は実際に私のFPGAで実装したMicroBlazeマイクロコントローラシステムを勉強しています。しかし、私はこのMCUがどのように働いているのか理解したい。のは、このブロック図を考えてみましょう： MicroBlaze MCS block diagram 私たちは、プロセッサがBRAMモジュールに32ビットの2つのバスかかわらず、接続されていることがわかります。これらのバスの1つはILMB（命令
    vhdl xilinx xilinx-ise microblaze 2017-04-08

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    Isimはテストフィクスチャ内のすべてのビットをテストしていません

    こんにちは私のVerilogコードの入力の可能性のあるすべてのケースをテストしようとしています。私はループのためにそれを設定しました。 for(sel = 0;sel < 4;sel=sel+1) begin for(a = 0;a < 8;a=a+1) begin for(b = 0;b < 8;b=b+1) begin #50;
    testing verilog simulation hdl xilinx-ise 2016-10-07

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    クロックの立ち上がりおよび立ち下がり時間の指定

    メタスタビリティ用のDフリップフロップをシミュレートしようとしています。ザイリンクスISEとVivadoで理想的なクロックを生成すると、私はメタステーブル現象を見ることができません。メタスタビリティが発生するためには、立ち上がり時間と立ち下がり時間を持つクロックを指定する必要があります。ザイリンクスでこれを行う方法が見つかりませんでした。これに関する提案は大歓迎です。
    verilog xilinx-ise vivado 2017-01-15

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    `others`式を` signed`キャストと組み合わせる

    varは、サイズmの符号付きベクトル（ライブラリIEEE.NUMERIC_STD.ALL）の略です。 fooは、std_logic_vector(n-1 downto 0)の別の変数であるとします（nはmより小さい）。 fooの左に「0」を連結し、そのサイズがmになるまで右端にゼロを埋め込み、結果をvarに保存します。 は私が rdsor <= signed('0' & divisor & oth
    vhdl xilinx-ise 2016-11-26

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    VHDLコードがボード上で動作していませんが、シミュレーションで動作します

    私はFPGAボードspartan 3Eを構成するためにvhdlを使用しているプロジェクトに取り組んでいます。私がしなければならないのは天才のパズルです、私のメインコードにはロジックを制御するステートマシンがあります。 xilinxシミュレータを使用してコードをシミュレートするとすべてうまく動作しますが、FPGAボードに.bitファイルを実行すると、シーケンスの最初のLEDがオンになり、次にオフにな
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    LabVIEWのFPGAコンパイル

    FPGAのコンパイルに問題があります。 Windows 7オペレーティングシステム のLabVIEW 2015 SP1（32ビット）、 のLabVIEW 2015のSP1 FPGAモジュール、：私は、私がインストールされている9602 シングルボードRIOを使用しています LabVIEW 2015 sp1リアルタイムモジュール のNI CompactRIOを16.0- NI CompactRIOの
    compilation fpga xilinx labview xilinx-ise 2017-03-19

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    は私が以下のコードスニペットに示すようにVerilogで2次元配列を初期化しようとしている変数

    のエラー不正再宣言を与えます。 parameter N=4; reg [N-1:0] number_c[2**N-1:0]; reg [N-1:0] result_c; コンパイルした後、私は次のエラー ERROR:HDLCompilers:27 - "Combinational_output.v" line 24 Illegal redeclaration of 'number_c' E
    arrays multidimensional-array verilog xilinx-ise 2017-01-30

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    ISEによる全加算器の合成

    2つの半加算器とORゲートを使用する単純な全加算器を作成しました。 VHDLコードは library ieee; use ieee.std_logic_1164.all; entity ha is port(x: in std_logic; y: in std_logic; s: out std_logic; c: out std_logic);
    vhdl synthesis xilinx-ise 2017-03-24

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    除算アルゴリズム

    私は '/'演算子を使ってVerilogで除算を実行しています。私はシミュレーションの結果を正しく得ることができましたが、私のコードは '/'演算子のため合成できませんでした。エラー「2番目のオペランド/ 2のべき乗である」を表示していました。 Verilog HDLでの除算はどのように行うべきですか？
    verilog xilinx-ise 2016-10-28
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