fpga

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    Nios II MMUおよびLinux 4.9でSDカードを有効にする方法

    私はAltera DE2-115のlinux-socfpaをフェッチしてビルドしました。私はそれを構築するためにbuildrootとu-bootを使用しました。それは始まりますが、ファイルシステムはありません。私はSDカードをFPGAに接続していますが、SDカードをファイルシステムとして使用できる方法はありますか？ システム情報： Linux version 4.9.0-00104-g84d4f8
    linux-kernel fpga altera nios qsys 2017-04-11

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    PCからFPGAのブロックRAMを読み取る

    私はザイリンクスISE 14.7シンセサイザを使用しています。私は.coeファイルでBRAMを初期化してアクセスすることができます。また、私は新しい.memファイルをdata2memツールを使用して更新し、私のビットファイルを更新することができます。ここで私はそれをROMとして構成しました。 私の問題は、BRAMの内容をファイルに保存する方法がわかりません。私はコアジェネレータからシングルポートブ
    fpga xilinx xilinx-ise 2017-04-12

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    HPS FPGA Avalonメモリマップされたインターフェイスで3番目のケースに書き込むときのエラー

    私はavalonメモリマップされたインターフェイスを介してcount_x 32ビットのデータをHPSに取得する必要があります。 1番目と2番目のケースは正常に機能しました。そして私はHPSにデータを持っています。しかし、3番目のケースではWHEN '2' => avs_s0_readdata < = count_x（31 downto 0）;として「2」が宣言されていませんそれはどういう意味ですか
    arm vhdl fpga altera soc 2017-04-13

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    FPGA：同じプロセス

    に立ち下がり、立ち上がりの両エッジを使用して、私は次のようにFPGA & VHDLの初心者が.. 私の開発環境があるんです。 FPGA：スパルタン6 XC6SLX9 コンパイラ：ISE 14.04 シミュレータ：ISIM 私はシンプルなカウンターを作ってるんだが、私は理解できないいくつかのものがあります。 次のコードは私が書いたものです。私が期待したのは、クロックの立ち下がりエッジごとにw_cou
    vhdl fpga spartan 2017-04-19

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    Verilogでデータをインポート

    Verilogを使用してロジックアナライザで取り込んだデータをインポートしたいと思います。 準備したモジュールをテストできることをテストベンチにインポートするにはどうすればいいですか？ もう1つの質問は、ロジックアナライザ（バイナリ、CsvまたはVdcタイプ）からエクスポートする必要がある場合です。 ありがとうございました！
    verilog fpga system-verilog hdl 2017-04-20

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    出力が同じ入力側にあるVHDL乗算器

    システムでザイリンクスFPGAを実装するために、32ビット乗算器の記述にVHDLを使用していますが、 Nビットサイズの入力を有する場合、出力はサイズの（2 * N）ビットでなければならない。私はそれをフィードバックシステムに使用しています、それは入力の同じサイズの出力を持つ乗数を持つ可能性がありますか？ 私は、vhdlコードが同じサイズの信号で配線された加算器と乗算器ブロックを持つFPGAアプリケ
    vhdl fpga xilinx-ise 2017-04-23

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    ザイリンクスのブロックROM IPを置き換えます（言語：Verilog）

    私は、ブロックROM IP（ザイリンクス）を使用して値を格納し、要件ごとにフェッチして処理します。今では、ROMに格納されたこれらの値がリソース使用率で表示されないように、同じ値をテストベンチで使用したいと考えています。つまり、アドレスを変更してピクセルを取得する方法と同じように、テストベンチを通じて入力を行い、値を1つずつ読み取ることを望みます。
    verilog fpga xilinx 2017-04-26

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    追加のパラメータを使用してVerilogでカスタムモジュールのベクトルをインスタンシエート

    いくつかの入力といくつかのパラメータが必要なカスタムモジュールがVerilogにあります。私が使用している特定のハードウェアに関連する様々な理由のため module modA ( input inp1, input inp2, ... output out); parameter my_addr; ... endmodule 、私はこのモジュール、異なるパラメータを有す
    verilog fpga system-verilog 2017-05-04

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    のVerilog（DE0ナノ）におけるローパスフィルタ

    私は50Hzの周りのカットオフ周波数、 Iドンを探していますのverilogを学んだし、FPGA内のローパスフィルタを実装する方法を思っていた、 どのように/始めるべきかを知っている 誰かが私を始めるのを助けるために正しい方向に私を指摘できますか？ ありがとうございます。
    verilog fpga 2017-05-04

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    xpowerを使って電力を見積もる方法

    私はVerilogを使ってクラスプロジェクトを進めてきました。私は回路を作り、その回路が使う電力を計算しなければなりませんでした。私はXpower Analyzerを使ってそれをやろうとしていますが、vcdファイルの作成、ザイリンクスISE 14.7を使用したコードのコンパイルと合成の手順に従います。結果が表示されるまで、すべてうまくいく。私は時計から0の電力消費を受けました。私は時計を制約しよう
    verilog fpga xilinx-ise synopsys-vcs 2017-05-04
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