fpga

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    プロセスがアクティブ化または中断されていますか？

    私は依然として感度リストを理解するのに苦労しており、プロセスを起動しています。 ほとんどの教科書は、機密性リスト内の信号にイベントが発生するたびにプロセスがアクティブになると言います。 process(in) begin x <= in; end process; この例を見ると、 "in"はエンティティで宣言された入力です。ここで、 "in"が0で始まり1に変わると、プロセスは
    process vhdl fpga 2017-02-20

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    シミュレーションとVerilog alwaysブロックの合成の差異

    私はシンプルなカウンタを設計しました。 以下のコードです。 input sig; reg [3:0] cnt; always @(sig) begin if(sig) cnt = cnt + 1; end Modelsimによるシミュレーションは正しく機能します。私は、シグネチャが高い場合、カウンタが連続的にカウントされると、FPGA上でコードを実装しました（ise
    verilog fpga 2017-02-22

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    シグナルがプロセスを活性化していませんか？

    だから私は、信号がアサートされていることに問題があるようです。だから基本的に私は2つのfpgaの間でi2cインターフェイスを実装しています。私のマスターは50バイト以上を送るでしょう。私のスレーブ側では、配列に入ってくるバイトを格納したい。だから、バイト全体が読み込まれて利用可能になったときにチェックして、それを配列に入れます。問題は、配列全体を塗りつぶした後、プロセスをアクティブにするシグナルを
    process signals vhdl fpga timing 2017-02-23

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    ブロックRAMまたは分散RAMを使用する方がいいですか？

    今私はfpgasを使ってi2c経由でマスターからスレーブにバイトを送信するプロジェクトに取り組んでいます。今、私の奴隷に私は入ってくるデータを格納したいと私は0から71までの異なる指標をそれぞれ次のような3-5アレイの間に持っていることを計画： type array1 is array(0 to 49) of std_logic_vector(7 downto 0); type array2
    vhdl fpga ram 2017-02-25

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    バウンスが解除され、連続的な状態遷移が発生する

    入力信号としてプッシュボタンを使用するFPGAをプログラミングしています。これには、特定のボタン・プレスを使用して状態から状態に移行する11の状態を持つ有限状態マシンがあります。 たとえば、私の設計では、状態s0はボタンプレスを使用して状態s1になります。これは、状態s1からs2へ、および状態s2からs3への同じ移行ケースです。この状態遷移システムは、VHDLコードでcase文を使用して実装されて
    vhdl fpga 2017-02-27

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    シミュレーションではクロックエッジで信号/出力割り当てが常に表示されますか？

    私は、プロセスが中断したときに、割込みが立下りエッジで発生するような、クロック信号のプロセスで信号または出力を割り当てると、シミュレーション中にシグナルまたは出力が立ち上がりエッジで割り当てられるのはなぜですか時計の？ if(rising_edge(clk)) then if(one_second_counter = "10111110101111000001111111")
    process signals vhdl simulation fpga 2017-02-28

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    7セグメントマルチプレクサ希望する数字が表示されません.- Verilog

    7セグメント表示で、0.0〜99.5のステップ0.5の数字を表示します。 私は3つの7セグメント表示が利用可能で、それらはMUXで接続されているので、私はセグメントのための7つのピンと数字を選択するための 3ピンを持っています。 添付のVerilogコードで特定の数字の表示をしましたが、問題は特定の桁の選択ピンを設定するループを にする方法がわからないことです。 誰かがこれを簡単に達成するのを手伝
    verilog fpga mux 2017-03-02

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    このラインはVerilogでどういう意味ですか？

    からhttp://www.johnloomis.org/digitallab/lcdlab/lcdlab3/lcdlab3.qdoc.html どのようにDATA_BUSを変更して、inoutを使用しないようにすることができますか？ // BIDIRECTIONAL TRI STATE LCD DATA BUS assign DATA_BUS = (LCD_RW_INT? 8'bZZZZZZZ
    verilog fpga lcd altera 2017-03-05

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    モジュール間のデータ転送 - Verilog

    Verilogでは、メインモジュールがあり、入力番号からデータを受け取り、ワイヤBCD16に設定する必要があります。 サブモジュールには出力番号があります（番号は 'h358'）。ただし値はワイヤBCD16には入りません。 コンパイラはエラーを表示しません。 コードは、次のとおりです。 module LED_7seg( input clk, number, .... ); ....
    verilog fpga 2017-03-06

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    メモリの代わりにflipflopsにビットベクトルを格納Chiesel

    ChiselのRegとMemの使用法の違いを知りたいのですが、共通シナリオでどちらを選択するかはどのように決定できますか。私はMemは、大量のデータを保存するときに、FPGaスライス内のフリップフロップを使用するのではなく、SRAMにデータを保存することを想定していると思いますか？ 大きなレジスタファイル（通常の10倍のサイズ）を実装したい場合は、MemとRegのisteadを使用するのが最善でし
    memory fpga chisel flip-flop digital-design 2017-03-08
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