fpga

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    いつもブロックでエッジを待つ方法は？

    私はこのような何か記述しようとしています： [email protected](posedge bus_start) begin @(posedge scl) buffer[7] = sda; @(posedge scl) buffer[6] = sda; @(posedge scl) buffer[5] = sda; @(posedge scl) buf
    verilog fpga quartus 2017-06-06

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    ZedboardのC++プログラムで時間パフォーマンスをチェックする方法

    ZedboardにC++コードを実装しました。コンパイルと実行は完璧ですが、パフォーマンスを最適化するためにパフォーマンスをチェックしたいと思います。 物事を明確にするために... を私はここにいくつかのここのスレッド（Testing the performance of a C++ app）及び（Timer function to provide time in nano seconds usi
    c++ time fpga xilinx 2017-06-08

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    FPGAのオンチップメモリ​​と比較してインターフェイスDDR3メモリが遅いのはなぜですか？

    私はMAX10 FPGAを使用しており、インターフェイスのDDR3メモリを持っています。 DDR3メモリがオンチップメモリ​​に比べて遅く動作していることに気付きました。私は点滅するLEDプログラムを書いたので、これについて知りに行きました。また、オンチップメモリ​​と同じ遅延機能のために、DDR3メモリと比較してより速く動作しています。スピードを上げるために何ができるでしょうか？おそらく何が間違
    memory fpga 2017-06-13

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    畳み込みエンコーダのゼロパディング（テールビット）。 VHDL

    ここに、畳み込み符号器の最上位モジュールのエンティティがあります。 input_tlast = '1'のとき、input_tdataにゼロパディングを行いたい。問題はinput_tlastがちょうど1クロックサイクル間ハイであることですが、k = 7のように（k-1）桁のクロックサイクルでゼロを追加したいのです。どんな助け？ entity conv_encoder is Port (
    vhdl fpga 2017-06-27

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    C++マトリックス内の特定のビットに書き込む

    今日はかなり単純な問題がありました。行列はfloat gradient[COLS][ROWS]です。おそらく、floatタイプには32ビットが含まれています。 私のコードでは、別のテーブルで4種類のチェックを行います。それぞれについて、結果をgradient[][]に書きたいと思います。 私がしたいことは、gradient[][]に8ビットでこれらの結果を書き込むことです。 LSBには、最初のチェ
    c++ fpga bitmask 2017-06-30

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    Vivado IPブロックを使用してDDRに画像ブロックを読み書きする

    FPGAで画像処理を行う必要があるプロジェクトに取り組んでいます。その目的のために、Linaro（Ubuntuバージョン）でZedBoardを使用しています。 すでに行ってきたことは、ZedboardのProcessing System上のPythonスクリプトを使用して、イメージをDDRでピクセル単位でバイナリ形式で保存したことです。 ここでは、DDRメモリの内容を読み込み、処理して処理した出力
    image-processing vhdl fpga xilinx vivado 2017-07-02

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    VHDL-2008は外部名を継続的に強制します

    私は、テストベンチ階層で信号を強制的に強制的に強制したいと思っています。ここで私がテストベンチでこれをやってきた方法を示す簡単な例があります。これはdouble_inverterインスタンスではModelSim 10.4bすなわち信号bで動作 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entit
    vhdl simulation fpga test-bench 2017-07-05

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    Systemverilogメールボックスを生成する

    多くのメールボックスを生成するにはどうすればいいですか？たとえば、メールを生成するには を生成し、データを1つにする方法があります。 私は generate for (genvar i=0; i<10; i++) begin mailbox test = new(); end endgenerate をやってみました、それは10個のメールボックス を作成しますが、その後、私は
    fpga system-verilog modelsim 2017-07-17

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    Altera FPGAの.jicファイル内のチェックサム

    ファームウェア・ファイル（.jic）JTAG間接構成ファイルのアルゴリズムを変更していますが、ファイル内のデータを変更すると、ファイルのどこかにチェックサムがあるため使用できなくなります更新される。 私は、.jicファイル内でチェックサムがどこにあり、どのアルゴリズムが使用されているかを調べる必要があります（crc32など）。 各バイトのビットが反転され、正常および反転ビットファイルが正常に検査さ
    fpga crc altera 2017-07-17

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    FPGA用外部水晶発振器の接続

    私は、アルテラのDE10lite FPGAボードで合成するトリプルモジュラ冗長プロセッサ（TMR）システムを設計しています。その目的は、現在の様々な障害の下での計算の信頼性を実証することです。 3つの外部水晶発振器（オンボードクリスタルの代わりに）を接続し、FPGA内部で3つのプロセッサを駆動するのと同じ定格のアドバイスが必要です。同期投票方式を使用して3つの信号を同期させます。この作業はできます
    vhdl fpga 2017-05-29
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