fpga

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    削除/再スキャン後にpci_enable_device（）が失敗する

    私はここで、同じ方法で失敗した古いカーネルで動作するLinux 4.4を、PCIe接続されたFPGAデバイスとそのドライバを使用しています。これらは正常な状態ではうまくいきましたが、今はホットプラグ状態で動作させようとしています。これは実際のハードウェアホットプラグではなく、デバイスのsysfsディレクトリには通常echo 1 >remove、それ以降はecho 1 >/sys/bus/pci/r
    linux-kernel fpga pci pci-e 2017-09-28

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    メモリマップされたIOへの書き込み。 IOによって見られるためには、値が安定する必要がありますか？

    私はFPGAにメモリマップされたIO要素を持っています（正確に言えばAXIメモリマッピングされたインターフェイスを基本的にピンのセットにマッピングするAXI GPIO要素）。これはARMプロセッサのアドレス空間に接続されてマップされていますGP0マスタポートによって実行されます。 FPGAとARMの両方のプロセッサは、ZYNQ7000ファミリデバイスの一部です。私が要素のアドレスに書き込むとき、ど
    c++ arm fpga memory-mapping zynq 2017-08-19

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    ラティスダイヤモンドプロジェクトの複数のVHDLファイル

    私はラティスのダイヤモンドソフトウェアで書かれた複数のVHDLファイル（すべてエラーなしでコンパイル）を持つFPGAプロジェクトを持っています。問題は、私が見るすべてのピンを1つのVHDLファイルの入力と出力に割り当てることです。そのファイルを削除すると、別のものが表示されます。ネットリストアナラ​​イザは同じ動作をします。 同じプロジェクト内に複数のVHDLファイルを作成することは可能ですか、す
    vhdl fpga lattice-diamond 2017-08-20

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    発生したシフトを含むFIFOからのレジスタベクトルの埋め込み

    私はVerilogの初心者です。プロジェクトの作業を開始したばかりです。開始したコードが実行可能であることを確認しようとしています。以下のコードスニペットは、FIFOを8ビットレジスタのベクトルにアンロードしています。各クロックサイクルで、FIFOからバイトをアンロードし、それをレジスタチェーンの最後に配置し、他のすべてのバイトをチェーンの下にシフトします。 reg [ 7:0] mac_rx
    verilog fpga 2017-08-24

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    16bit RGB to 3bit RGB

    イメージをキャプチャするCMOSカメラがあり、キャプチャしたイメージをVGAモニタに表示したい。私は、RRRGGGBBBと同様に、RGB 565形式でCMOSカメラからデータを受信して​​います。私は、VGAコネクタRGB（3）pins.howとのFPGAボードを持っています私たちは単一のビットRGBにRGB 565を変換するのですか？
    interface fpga vga 2017-10-13

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    SystemVerilog TypeDefパックされた、またはパックされていない配列ディメンションがゼロのインデックスオブジェクト

    現在、8ビットの符号なしレジスタと32ビットの符号付き整数を含む新しいデータ構造オブジェクトを定義するために、SystemVerilogでTypeDefを使用しようとしていますが、エラーを取得しておいてください。 エラー（10053）：UART.vでのVerilog HDLのエラー（35）：できませんインデックスオブジェクト「データ」ゼロパックまたはアンパック配列の次元で 私が再作成されています下
    verilog typedef fpga system-verilog 2017-08-29

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    異なるチャネルのカウントが分岐してジャンプする

    私は計数モジュールを実現しようとしています。私の基本的なセットアップ：信号発生器に接続されたIOポートに2本のBNCケーブルが接続され、読み出し用にUSB/UART経由でPCに接続されたFPGA（Digilent's Arty with Xilinx Artix-35T）。 私の信号発生器は、例えば、1HzでTTL信号を生成します。 ここで、チャネル1、チャネル2、チャネル1と2のイベントの数をカ
    verilog fpga system-verilog counting 2017-10-18

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    open matlabコマンドラインのsimulinkモデル用ロジックアナライザ

    例：私はsimulinkモデルから特定の信号を選択してログに記録し、ロジックアナライザで開く必要があります。 3つはすべてMATLABのコマンドラインから実行する必要があります。誰かが私を助けることができますか？
    matlab unit-testing automated-tests simulink fpga 2017-08-31

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    VHDLバッファ変数と出力変数

    私はVHDLプログラムで作業しており、ALTERA DE2-115を使用してRAM 256を実行する必要があります。出力は7セグメント表示で表示されます。 問題は次のとおりです。dataout出力変数があります。その後、変数はtemp_ram、配列の次の値があります。 dataout <= temp_ram(conv_integer(dir)); その後、私は入れてdataoutのvaules
    vhdl fpga altera 2017-09-03

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    ザイリンクスFPGA - ：PYNQ-Z1

    PYNQ-Z1に接続しようとしています。私は各ステップを正確に文書に記載されているように続けましたが、ブラウザに192.168.2.99:9090でアクセスしようとすると、ページが機能していないことがわかります。 私は直接接続を使用してボードを接続しました。 私はmacを使っているので、ddコマンドを使ってSDカードに画像を書きました。 DONEランプが点灯しています。ネットワーキングの派手な青色
    fpga xilinx 2017-09-15
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