FPGAの四隅にデザインを実装するxillinx配置制約

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FPGAの四隅に私のHDLデザインを実装したいと思います。これどうやってするの？FPGAの四隅にデザインを実装するxillinx配置制約

ISEでHDLコードを合成した後、どのようにしてFPGAに配置することができますか？

FPGAエディタは使用できますか？または先に計画しますか？どのようにこれらのツールを設定できますか？

助けてください。

2017-12-16 anna martin

[XY問題]（http://xyproblem.info/）のように聞こえます。 *プレースメントの制約を設定する理由は何ですか？通常、PARツールは自動的に配置を最適化します。 – JHBonarius

N.b. StackOverflowでは、特定のコーディングに関する質問をお手伝いします。ザイリンクスプレースメントのユーザーガイドであるオフサイトの情報を求めている場合は、現状の会社でのご質問は広範囲に検討することができます。どちらも、StackOverflowのトピック外です – JHBonarius

私のデザインでプロセスバリエーションをシミュレートしたいです。 –

ザイリンクスでは、UG903をダウンロードし、第8章と第9章を読んでください。また、pblockの概要については、階層設計ガイド（UG905/UG946）を参照してください。しかし、pblockを正しく使用するには、Vivadoに移行する必要があります。わかりません。

出典

2017-12-19 16:41:59 EML

リンクはありません。コンテキストはありません。[良い答えを書くにはどうすればいいですか？]（https://stackoverflow.com/help/how-to-answer）：*「常に重要なリンクの最も関連性の高い部分を引用します。ターゲットサイトに到達できない場合、または永久にオフラインになる場合」* – JHBonarius

これは、小学校の手持ちサービスではありません。営業担当者は、プロセスの変化について聞いたことから、彼女が求めていることをはっきりと認識しており、おそらくザイリンクスのWebサイトにアクセスしてユーザガイドを検索することができます。 – EML

OPが「彼女が求めていることをはっきりと知っている」場合、なぜザイリンクスのユーザーガイドを参照するのは気にしませんでしたか？ P.S.私は何もdvませんでした。 – JHBonarius

FPGAの四隅にデザインを実装するxillinx配置制約

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