modelsim

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    modelsim Verilog vsim-3365 too many ports

    Verilogを初めて使用しているので、私はこれがどういう意味か分かりません。私は簡単な間違いをしていると思うが、私はそれを解決することはできないし、Googleを通した解決策も見つけられていない。誰かが私のプロジェクトがうまくいくように私ができることを知っていますか？ // Dataflow description of a 4-bit comparator module FourBc
    verilog modelsim digital 2017-05-01

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    モデルSim Verilogエラーポート「out2」の不正な出力または入力ポート接続

    ここに、64ビット乗算器の完全なコードを示します。それは私が大胆にしたfull_multiplier 17行目（3つ星）でエラーを出しています。エラーはvsim-3053です。ポート「out2」の不正な出力またはinoutポート接続。あなたのトップレベルのモジュールで module full_multiplier(input [63:0] a, b, input [1:0] select, inp
    input connection output verilog modelsim 2017-05-06

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    これはどのような割り当てですか？

    私は基本的な乗数を実装する私の大学のコースからこのVerilogコードを持っています。 //this is a portion of the code. reg [16:0] multiplicand_copy; input [7:0] multiplicand; multiplicand_copy = {9'd0, multiplicand}; // this line is my qu
    verilog modelsim 2017-03-25

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    異なるコンポーネントのインスタンス（テストベンチ内）をVHDLの異なるアーキテクチャにバインドするにはどうすればよいですか？

    mux21_generic.vhdlというマルチプレクサを作成します。これはNx1マルチプレクサです。私は2つのアーキテクチャを定義します。一方は動作、他方は構造です。 構造アーキテクチャは、次のように小型の2×1マルチプレクサを使用しています。 architecture structural of MUX21_GENERIC is component MUX21 is Port (
    vhdl modelsim 2017-04-01

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    modelsim programming 60 counter（エラー読み込みデザイン）

    私のコードはコンパイルはしていますが、シミュレーションするとうまくいきません。 「エラー・ロード・デザイン」と表示されます。 私はこれらのモジュール間で入出力ポートが間違っていると思います。 しかし、私はそれらを見つけることができません.. 私のコードにどこにエラーがあるの助けてください。 modulo_60_binaryで module tb_modulo_60_binary; re
    verilog counter modelsim 2017-05-21

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    ModelSim Altera 10.1d - verilog波形が得られない

    私は基本的な双安定コードを持っていますが、エラーなくコンパイルできますが、実行（f9）した後に波形を追加すると、 tは何かを...ここに は私のコードです： テストモジュール： module test(); reg a; reg ck; reg rst; wire out; bistable bis(.a(a),.ck(ck),.rst(rst),.out(out)); initia
    compiler-errors verilog modelsim waveform altera 2017-05-22

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    TCLスクリプトでは、どのように変数の内容をエコーし​​ますか？

    私はModelSim用のTCLスクリプトを作成しています。信号の出力値を定数と比較して、回路が正しく動作していることを確認します。私は入力信号を制御する方法を知っていますが、出力をエコーする方法を理解することはできません。 理想的には、すべてをCSVファイルにパイプすることができますが、スクリプトに合格/不合格を戻すだけで十分です。 bashの PS上のようなものと同様に：（/組合/ OUTF私の
    tcl vhdl modelsim quartus 2017-04-07

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    UVMでパラメータ化されたクラス宣言エラー

    uvm_objectから拡張されたパラメータ化されたクラスを使用しようとしています。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass
    system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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    エラー：ModelSimの

    上のトップレベルのVHDL library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity TopLevel is Port (reset : in std_logic; clock : in std_logic; coin
    vhdl modelsim 2017-04-15

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    Verilogの出力ファイルに32行すべての出力を書き込むことができません

    ファイルから読み込んで評価したすべての値をテキストファイルに出力するテストベンチを作成しようとしています。しかし、32行ではなく、出力ファイルで1行しか得られません。誰かが光を当てることはできますか？ `timescale 100ns/1ps module multtest; reg clk,reset; reg signed [7:0] a, b; reg signed [15:0]
    verilog fwrite modelsim 2017-04-17
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