questasim

0熱

1答えて

プロパティ内のcaseステートメントがQuestaSim 10.4Bで動作しない

SystemVerilog 2012 LRMからケースステートメントを使用してプロパティを書き込もうとしています。 QuestaSim 10.4Bを使用して property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fif

system-verilog uvm system-verilog-assertions questasim 2017-04-03

---

0熱

1答えて

uvm_reg peek関数が返されるまでに時間がかかります

peekの関数uvm_regがシミュレーション時間0の値を返したと思いました。この機能が必要なので、HDLバックドアアクセスパスをすべて実装しました。クロック・サイクルごとに、ゼロシミュレーション時間に、my_regが0 state==DISABLEであることを主張する：これはだった私のスコアボード while (state == DISABLE) begin uvm_reg_data_

system-verilog uvm questasim 2016-11-28

---

2熱

2答えて

VHDL文字列に対応するSystemVerilog構文はどれですか？

VHDL文字列に接続できるSystemVerilogモジュールを作成しようとしています。しかし、私はSystemVerilogで対応する型を見つけることができません。タイプ "string"を使用すると、Questaで詳細なエラーが発生します。 VHDLコード： library IEEE; use IEEE.std_logic_1164.all; entity tb_serdes_suppo

vhdl system-verilog questasim 2017-06-26

---

0熱

1答えて

Questasimを使用して確認

私はQuestasimでデザインを検証しようとしていますが、デザインはVHDLになっています。私はMakefileを使用しています。コマンドは vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB) です。これはVHDLコンパイラを起動していますが、master_driver信号を表示していません。 誰にでも解決策を教えてもらえますか？

uvm questasim 2017-08-21

---

0熱

1答えて

ModelsimまたはQuestasimの使用時に、どのSystemverilogマクロが定義されているかを知るにはどうすればよいですか？

Questasim 10.4cを使用して、複数の場所で `ifdefコンパイラ指令を使用するSystemverilogの設計をシミュレートしています。例：コンパイルした後 `ifdef FOR_SIMULATION_ONLY <code> `endif 、私はQuestasimはしかし、FOR_SIMULATION_ONLYが定義されているかどうかを明示的に私に言うことができるように取得す

system-verilog modelsim questasim 2016-09-08

---

3熱

2答えて

この同時実行文が100％未満のコードカバレッジを持つのはなぜですか？

次のクロック生成ステートメントがModelSim/QuestaSimで100％のコードカバレッジでないのはなぜですか？私は、この他にブランチ追加する場合 library ieee; use ieee.std_logic_1164.all; entity coverage1_tb is end entity; architecture tb of coverage1_tb is

vhdl code-coverage modelsim questasim 2017-02-06

---

2熱

1答えて

VHDLパッケージにジェネリック型パラメータとして配列型を渡すには？

私はVHDL-2008の汎用パッケージ（リスト）に取り組んでいます。このパッケージには、要素型の汎用型があります。パッケージ内でこの要素型の配列型を宣言すると、それは新しい型です。従って、例えば。整数、私の新しいinteger_arrayは、ライブラリieeeからのinteger_vectorと互換性がありません。 したがって、配列型（たとえばinteger_vector）も渡す必要があります。そ

generics package vhdl modelsim questasim 2016-11-14

---

0熱

1答えて

UVMでパラメータ化されたクラス宣言エラー

uvm_objectから拡張されたパラメータ化されたクラスを使用しようとしています。 class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

---

0熱

1答えて

$入力信号付き$

イベントが発生した場合、過去の "num_ticks"で何らかの信号がアサートされているはずであることを確認したいと思います。 例として、私が書いたプロパティは次のとおりです。 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty ここでの問題はnum_ti

system-verilog uvm questasim system-verilog-assertions 2017-01-11

---

3熱

2答えて

SVインターフェース信号をVHDLタイプにバインドする方法は？

VHDLモジュールにインターフェイスをバインドしようとしています。モジュールに次のように定義されて私はにバインドする信号： TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE, IDENTIFY_STATE, LATCH_STATE, DONE_STA

vhdl system-verilog uvm questasim 2016-11-23

---