digital

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    R：データフレームの列内の値を選択して変更する

    これを達成するために何らかの種類のif/elseループを書く必要があると思いますが、どこから開始するのかはわかりません。私は特定の長さの値のために、私のデータフレームの列内を検索し、特定のシンボルが含まれています。たとえば、列LAYER内で、値が2シンボル長で、 "L"（LF、FL、LH、またはHL）の場合は、他の列の値に0.5を掛けたいとします。 LAYER VALUE UPPER LOWER
    r mapping digital soil 2017-07-20

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    デジタルステータスボードを作成するツール

    私の会社では、ボードを使用してチケットのステータスを表示しています。かんばんのようなものですが、もっと列があります。だから、伝票はあなたがテーブルに置いた切符です、それはボードに描かれています。列（行に分割されることもある）は、状況（開発、テストなど）を表します。問題はこれがすべて手動であることです。私はデジタル1をセットアップするためのソフトウェアを探しています。私は、必要があるでしょう： 可能
    drag-and-drop digital kanban 2017-02-25

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    CPLD VHDL周波数メータ

    CPLD（つまりCoolRunner II Pro）を使用してVHDLにシフトレジスタ（値のスクロール表示用）を実装するにはどうすればよいですか？ 最終製品が100間の周波数を測定することが可能なデジタル周波数計であることを意味する - 100kHzの
    vhdl digital meter 2017-11-02

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    ヒストグラム均等化のコードをコンパイル中にエラーが発生しました

    opencv C++ 2.4.13.2バージョンでヒストグラム均等化のライブラリルーチンを使用せずに独自のヒストグラム均等化を実装​​しようとしています。 次のように私は、端末にプログラムをコンパイル： g++ `pkg-config --cflags opencv` histogram_Equalization.cpp `pkg-config --libs opencv` -o histeq
    c++ opencv image-processing digital 2017-03-12

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    modelsim Verilog vsim-3365 too many ports

    Verilogを初めて使用しているので、私はこれがどういう意味か分かりません。私は簡単な間違いをしていると思うが、私はそれを解決することはできないし、Googleを通した解決策も見つけられていない。誰かが私のプロジェクトがうまくいくように私ができることを知っていますか？ // Dataflow description of a 4-bit comparator module FourBc
    verilog modelsim digital 2017-05-01

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    Kマップを簡略化したい

    Kマップを使ってブール関数を最小化したい。 私は最初にSOPフォームでブール関数を記述する必要があることを知っています。しかし、この特別な質問では、ブール関数（Kmapの前）、つまり角括弧を単純化してSOPフォームとして書くと、変数の1つが削除されます。だから私の質問です：SOPフォームで書くときに変数を考慮する必要があるので、K-mapに含めますか？また、（またはしかし）私はそれが削除されている
    boolean algebra electronics digital 2017-08-10

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    VHDLコードエラー： "エラー（10818）：<name>のレジスタがクロックエッジ外にその値を保持していないため、<location>に推測できません"

    このエラーは数回の遭遇でしたが、私は自分のコードでこのエラーを解決する方法をまだ見ることができません。エラーとコードはどちらも下に表示されています。 Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) because it does not hold its value outside the cl
    vhdl digital quartus 2017-05-05

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    ブール代数を最小化する方法ブール代数を使ってABC + A'B + ABC '+ ACを計算する

    ブール代数ブール代数 を使用して解決しようとしていますが、最後の行については混乱しています。 ABC+A'B+ABC'+AC ABC+AC+A'B+ABC' AC(B+1)+B(A'+AC') AC+B(A'+AC') Can't not procced to next. Is it simplified? if not solve it.
    logic boolean-logic boolean-expression logical digital 2017-08-15

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    Verilogの算術論理演算器（ALU）コンパイルエラー

    私のようなコンパイルエラーを取得しています： "エラー（10663）：jdb_Blogic_v.vでのVerilog HDLポート接続エラー（7）：出力またはポートinoutの" f "は構造ネット式に接続する必要があります" エラーが発生しました。私はVerilogを初めて使用しています。このエラーは私がプロジェクトを進めることを妨げています。 また、mux2to1関数コードも含まれています。
    system verilog digital 2017-03-22

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    デジタル署名付きスウィフト記号文字列

    私はプライベートデジタル署名（パスワードを持つ）で文字列（rawまたはbase64エンコード）に署名する必要があるプロジェクトを持っています。インターネットで検索した結果、私的デジタル証明書がx.509形式（RSA）であることが判明しました。 xcodeでは、UIFileSharingEnabledをEnabledに設定し、Itunesを使用してそのrsa.p12証明書をアップロードしました。次に
    swift rsa signature sign digital 2017-12-08
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