VHDLコードエラー： "エラー（10818）：<name>のレジスタがクロックエッジ外にその値を保持していないため、<location>に推測できません"

Question

このエラーは数回の遭遇でしたが、私は自分のコードでこのエラーを解決する方法をまだ見ることができません。エラーとコードはどちらも下に表示されています。

Error (10818): Can't infer register for count[0] at 5bit_PHreg_vhdl.vhd(21) because it does not hold its value outside the clock edge

エラーが「カウント」の各ビットに対して繰り返さ及びコードに注目行を指します。

ARCHITECTURE behavioral OF 5bit_PHreg_vhdl IS 
SIGNAL count : STD_LOGIC_VECTOR(4 DOWNTO 0); 

BEGIN 
    PROCESS(reset, clk, SHR_EN) 
     BEGIN 
-- Check if asynchronous reset is 0 
     IF reset = '0' THEN --ERROR OCCURS HERE 
       count <= "00000"; 
-- Check if rising edge 
     ELSIF (clk'EVENT AND clk = '1') THEN 
       IF LD_EN = '1' THEN 
        count <= FA_in; 
       END IF; 
-- Check if SHR_EN is active 
     ELSIF (SHR_EN = '1') THEN 
       count(4) <= c_in; 
       count(3) <= count(4); 
       count(2) <= count(3); 
       count(1) <= count(2); 
       count(0) <= count(1); 
       c_out <= count(0); 
     END IF; 
    END PROCESS; 
    PH_reg_out <= count; 
END behavioral; 

Answer 1

ELSIF (SHR_EN = '1') THENは、リセットおよびクロックエッジの条件の外にあり、合成のための形式は認識されません。

それが登録されている場合は、それを前の終了内に移動します。プロセスの機密性リストからSHR_ENを削除します。

VHDLでは、名前で始めることはできません。5bit_PHreg_vhdlはエンティティ名として無効です。

これらを固定し、不足している実体宣言を記入：

library ieee; 
use ieee.std_logic_1164.all; 

entity PH_reg_5_bit is 
    port (
     reset:  in std_logic; 
     clk:  in std_logic; 
     LD_EN:  in std_logic; 
     SHR_EN:  in std_logic; 
     FA_in:  in std_logic_vector (4 downto 0); 
     c_in:  in std_logic; 
     c_out:  out std_logic; 
     PH_reg_out: out std_logic_vector (4 downto 0) 
    ); 
end entity; 

ARCHITECTURE behavioral OF PH_reg_5_bit IS 
    SIGNAL count : STD_LOGIC_VECTOR(4 DOWNTO 0); 

BEGIN 
    PROCESS (reset, clk) -- , SHR_EN) 
     BEGIN 
-- Check if asynchronous reset is 0 
     IF reset = '0' THEN --ERROR OCCURS HERE 
       count <= "00000"; 
-- Check if rising edge 
     ELSIF (clk'EVENT AND clk = '1') THEN 
       IF LD_EN = '1' THEN 
        count <= FA_in; 
     -- Check if SHR_EN is active 
       ELSIF (SHR_EN = '1') THEN 
         count(4) <= c_in; 
         count(3) <= count(4); 
         count(2) <= count(3); 
         count(1) <= count(2); 
         count(0) <= count(1); 
       END IF; 
-- -- Check if SHR_EN is active 
--   ELSIF (SHR_EN = '1') THEN 
--     count(4) <= c_in; 
--     count(3) <= count(4); 
--     count(2) <= count(3); 
--     count(1) <= count(2); 
--     count(0) <= count(1); 
--     c_out <= count(0); 
     END IF; 
    END PROCESS; 

    c_out <= count(0); -- c_out not separately registered 
    PH_reg_out <= count; 
END behavioral; 

とあなたのコードが正常に分析しています。

エンティティ名は、デザインをシミュレートしていないことを示す良い指標です。

条件の順序は、読み込みが読み込みよりも優先されることを示しています。

c_outは、シフトレジスタインスタンスをc_inとc_outを使用してより大きなシフトレジスタに連結できるように登録しないでください。これは、クロックエッジイベントを含むifステートメントの外側に配置する必要があることを意味し、他の出力ピン割り当ての隣に行くことができます。