modelsim

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    ザイリンクスのシミュレーションライブラリをどのようにしてコンパイルすることができますか？ QuestaSim？

    私は、QuestaSim（ModelSim）用のザイリンクスVivadoシミュレーションプリミティブをコンパイルします。ドキュメントはTCLコマンドを示していますが、私はISEのために古いもののような一般的なシェルコマンドを使用したいと思います。私の知る限り見ることができるように <ISEDirectory>\bin\nt64\compxlib.exe -family all - language
    bash xilinx modelsim vivado questasim 2016-03-23

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    信号変更を制御するときにカウンタがインクリメントされない

    VHDLで0〜255の単純なカウンタを実装しました。それはFPGAボード上では期待通りに動作しますが、Modelsimでシミュレートすると、カウンタを変更しても、key(0)を変更する必要はありません。何かご意見は？ library IEEE; use ieee.std_logic_1164.all; use ieee.numeric_std.all; ENTITY PROC_TEST
    vhdl modelsim 2016-03-23

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    同じVerilogファイルでタスクを宣言する

    私はテストベンチで簡単なクロックウイングタスクを宣言しようとしていますが、ModelSimは自分のタスクタイプの設計要素が存在しないと主張しています。 `timescale 1 ns/1 ns module at25320a_tester(); reg clk, s_in, s_out, chip_select, write_protect, hold; // Insta
    verilog modelsim 2016-03-25

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    ザイリンクスISimのデュアルポートBRAMとの不明なレッドX（衝突？）

    これについてはかなり読んだことがありますが、なぜRed X（Collisions？）をシンプルなDual-ポートBRAM IPコア 複数のソース：私はチェックして、私はダイビングcurrent_row_data_out複数のソースを持っていない 私はそこにこれを引き起こすことができる唯一のいくつかのシナリオがあると思います。私はそれを読むだけです。 同時読み取り+同じアドレスへのWRITE：いいえ
    vhdl xilinx modelsim 2016-03-27

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    Cocotbで時間解像度を指定するにはどうすればよいですか？

    Endian Swapper VHDLのCocotbの例とQuestaSimを使ったVerilogのモードをシミュレートするときのクロック周期が変わります。クロックはprovided example codeで両方のモードで同じように生成されます。 @cocotb.coroutine def clock_gen(signal): while True: signal <=
    verification modelsim cocotb 2016-03-30

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    Altera QuartusはModelsimがインストールされていないと言っています

    Quadus 13.0とModelsimをFedora 22 64ビットにインストールしました。私は32ビットでQuartusを動作させています。しかし、私はQuartusを起動し、プロジェクトを作成し、合成し、シミュレーションウィンドウを起動し、インシグナルを設定することができます。その後、Modelsimを起動するボタンをクリックすると、その仕事は始まりますが、 ModelSim-Altera
    modelsim altera quartus 2015-09-14

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    VHDLシミュレーションで<signal> = 1が真にならないまで待つ

    以下は私が実行しているコードです。私の質問はなぜ3番目のwait untilは、モデルのトリガーではないのですか？コンソールの出力は単にGOT HEREです。それはラインGOT HERE 2に決して到達しません。私は条件が本当に両方の時間であるので、同じwait until <SIGNAL> = 1を2回続けて行けばいいと思います。私はそこにイベントを追加しなかったので、シミュレータがエッジを見る
    vhdl fpga modelsim 2013-12-09

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    Verilogで定数を持つワイヤを初期化するには？

    下記のJ-KフリップフロップのVerilogコードで、ワイヤタイプqとq_barをある値で初期化したいと思います。たとえば、qとq_barを0で初期化していますが、出力ではqとq_barにはdo not care（1'hx）の値があります。どのように定数でワイヤータイプを初期化するのですか？ module JK_FF(j,k,clk,q,q_bar) ; input j,k,clk ; out
    verilog modelsim 2016-04-03

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    Verilogの配列の割り当て

    だから私は、Verilogの配列に番号を割り当てるしようとしています、そして、それはこのように書きます： initial begin waveforms[0] = 16'b1100100100000000; waveforms[1] = 16'b1000000000000000; waveforms[2] = 16'b1111111111111111; end そして、次のコードは
    arrays verilog fpga modelsim 2016-04-03

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    Modelsimエクスポートウェーブ（ビットマップ）バッチモード

    現在、私は数回の夜間シミュレーションのためにMentorgraphics Modelsimをバッチモードで実行しています。 私のシミュレーションは素晴らしく実行され、記録ファイルにはすべてのエラー/警告などが表示されます。画像を再シミュレーションすることなく、画像内のすべてのシミュレーションの波形も見ることができます（時間がかかります...）。 Modelsim/Questasimはこのビットマッ
    scripting tcl batch-processing modelsim questasim 2016-04-06
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