lfsr

    0熱

    1答えて

    LFSRはシミュレーション中にランダムな値を生成しません。

    私はVHDLを初めて使っていますが、何か考えがあります。私はこのLFSRを作ったが、なぜ初期のシード値と他のXOR値との間にこだわるのか分からない。 私はアルテラのQuartus 16 LiteとISimを扱っています。私はランダムタップが、まだ改善でチェックとして library ieee; use ieee.std_logic_1164.all; --creating a galois
    vhdl fpga xilinx altera lfsr 2017-08-03

    3熱

    5答えて

    PythonへのC関数

    私はこのコードスニペットをCのPythonに移植しようとしています。同じコードでも出力は異なります。 これは動作するコードのCバージョンです： int main(void) { uint8_t pac[] = {0x033,0x55,0x22,0x65,0x76}; uint8_t len = 5; uint8_t chan = 0x64; btLeWhiten(pac, len,
    python bit-manipulation lfsr 2016-09-05

    0熱

    1答えて

    暗号アプリケーションでIVとして使用するFPGAで乱数を生成する方法

    暗号アプリケーション用のIVとして使用するために、FPGAで乱数を生成する方法を探しています。しかし、これまでStackoverflowで見つかった同様の質問に対する答えは、暗号アプリケーションにはまったく適していない "Fixed SEED"から乱数を生成しています。 Random number generation on Spartan-3E と How to generate pseudo
    random cryptography initialization fpga lfsr 2017-01-06

    3熱

    2答えて

    CでLFSRとシフトレジスタを逆にするには？

    私はトランスミッタとレシーバの両方のOFDMシステムをプログラミングしています。ビットが行く最初の関数は、基本的にLFSRであるスクランブラです。私の多項式はx^7 + x^4 + 1です。簡単には、レジスタの7番目と4番目のビットをXORし、シフトレジスタの新しい最初のビットにしますその値を入力値とXORして出力値を取得します。絵画的には、それは下に見ることができます。 私はビットを保持するタイ
    c bit-shift lfsr 2016-08-26

    0熱

    1答えて

    Verilogで64ビットLFSR出力

    LFSRから64ビット出力を取得しようとしています。私はネットでコードを見つけ、それを64ビット編集しました。しかし、私は出力を得ていません。 module LFSR8_8E(reset_, clock, q, lfsr_to); input clock, reset_; output [63:0] q, lfsr_to; reg [63:0] LFSR;
    verilog fpga lfsr 2016-10-18

    0熱

    1答えて

    64ビットLFSRデザイン

    私は64ビットlfsrを設計しましたが、ランダムではないと思います。その種類の規則的なパターン。誰でも私のコードをチェックし、正しいかどうか確認してください。 （TAP 64,63,61,60）は module lfsr (out, clk, rst); output reg [63:0] out; input clk, rst; wire feedback1,feedback2,fee
    verilog lfsr 2016-10-19

    1熱

    1答えて

    のVerilog：パラメータ化された長さの加重和を割り当てる

    私は、パラメータの幅と係数の線形フィードバックシフトレジスタを実装しようとしています： // ... parameter width = 16; parameter [width-1:0] coeff = 16'b1110101100110110; // ... はへの道は、入力に XORチェーンを割り当ててありますフリップフロップ、つまり、何かを実現するための賢明な方法
    verilog lfsr 2017-01-30

    0熱

    1答えて

    VHDLでLFSRを使用する擬似ランダム番号ジェネレータ

    lfsrメソッドを使用してprngを作成するのに少し問題があります。ここで library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity pseudorng is Port (clock : in STD_LOGIC; reset : in STD_LOGIC; Q : out STD_LOGIC_VECTOR (7 downt
    random numbers vhdl generator lfsr 2017-03-28

    1熱

    1答えて

    VHDL-LFSRを実装

    私はISEのLFSRを実装するためにVhdlコード&のテストベンチコードを書いています。 ISE上のこのパスからLFSRコードを取得します。 言語テンプレート - VHDL - 合成構築 - コーディング例--- カウンター--- LFSR 私の問題は、Simulinkの（ISIM）であるが、私はいつもout_lfsrのための 'U' 記号で直面しています。 あなたは私を助けてくれますか？ VHD
    vhdl lfsr 2017-05-18

    2熱

    1答えて

    Cのフォーマットされていない直接アクセスバイナリファイルに書き込む

    乱数の数値のストリーム（https://github.com/reubenhwk/diehard）をテストするためにこのdiehard repoを使用しようとしています。 次にコマンド 頑固 をテストするファイルの名前を促します：それは読み込むファイルの種類のこれらの詳細を提供します。 このファイルは、form = "unformatted"、access = "direct"バイナリ ファイル（
    c fortran lfsr 2017-08-31
最新の質問