このVHDLコードがコンパイルされない理由は誰にも分かりますか？これは、2つの16ビット入力がAとB 値及び16ビット出力Fを提供受け付ける16ビットALUの一部である library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use i
VHDLに構造形式で書かれたこの非常に単純な16ビットとゲートを持っています： ファイルはhereにアップロードされています。 library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity and_16bit is
Port (
A : in std_logic_vector(15 downto 0);
B : in st
私がしようとしている は、ポートで使用するタイプを宣言したが、私は問題 と思い library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
-- Custom types --
package Common is
type Mem_in is array (2**6 to 0) of STD_LOGIC
私はVHDLで多次元配列で働いていると私は、次のVHDLコードがあります。 type mem_array is array(0 to 7) of STD_LOGIC_VECTOR (31 downto 0);
を私はVHDLへの総初心者ですし、私の質問は、私は配列のサイズについてです宣言すると、この配列をインスタンス化することによって、それぞれ32ビットの256（8ビットの大きな0〜7）の位置
私はちょうどvhdlコードの学習を始めました。私はこのタイプのDタイプの非同期フリップフロップを作成しました。 2番目のDタイプを持つようにコードを修正する必要があります。2番目のDタイプは最初の出力からフィードされます。 entity top is
port (
clk: in std_logic;
clr: in std_logic;
some_input_sig
vhdlで制約のないベクトルを返す最良の方法は何ですか？ function func(selector : natural) return std_logic_vector is
begin
case selector is
when 3 => return std_logic_vector("11");
when 4 => return std_logic_v
私はModelSimを使用してVHDLでfsmを作成しようとしていますが、このエラー enter code here
entity timer_50Mhz is
generic(count : integer range 0 to 50000000 := 2);
clock_in : in STD_LOGIC;
clock_out : out STD_LOG