VHDLのエンティティの構文について混乱します。 出典：：私はについて混乱している何Peter J. Ashenden, "The Designers Guide to VHDL", 3rd ed., Morgan Kaufmann, 2008. は、宣言の終わりです。ここ実体が宣言されるべきかEBN formのルールがあります。これによると、エンティティまたはの識別子を最後に含める必要はなく、す
VHDLに何か書き込もうとしていますが、動作しません。ここに私のコードの一部です：Line 62. parse error, unexpected WITH： case currentState is
when ST000 =>
with A select nextState <=
ST025 when "01",
ST050 when "10",
次のコードは、2つの数値をbcdで加算するためのコードです。いくつかの値を入力するたびに、最も重要な4ビットの出力が不正確（X）になります。私はこれでどこが間違っているのか分かりません。 library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity bcd_adder1 is
port(a,b
ISIMでVHDLコードをシミュレートしようとすると、すべての出力に対して唯一Uが表示されます。 ちょうど3つのカスケードD型フリップフロップで構成されています。 そして、ここに私のVHDLコードは次のとおりです。 library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity az_4_2 is
Port (clk: in std_logic;
すべての可能性のあるケースで私の回路をテストしたい。 私はベクトルで書きましたが、ベクトルの値はポートに接続されていないようです。 私のポートマッピングは良くありませんか？ LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.A