VHDLのエンティティ構文

Question

VHDLのエンティティの構文について混乱します。

出典：：私はについて混乱している何Peter J. Ashenden, "The Designers Guide to VHDL", 3rd ed., Morgan Kaufmann, 2008.

は、宣言の終わりです。ここ実体が宣言されるべきかEBN formのルールがあります。これによると、エンティティまたはの識別子を最後に含める必要はなく、すべて同じ動作をします。たとえば、以下の2つの宣言はまったく同じですか？

宣言1

entity identifier is 
    ... 
begin 
    ... 
end ; 

宣言2

entity identifier is 
    ... 
begin 
    ... 
end entity identifier ; 

そうなら、なぜ誰もが、後者の宣言を選ぶでしょうか？ 2つの亜種のうちどちらを使用すべきかをお勧めしますか？私はこれを求めています。なぜなら、私は通常、後者の宣言を例で見ています。なぜ、誰が最初の宣言よりも2番目の宣言を好むのか、自分自身では説明できません。

Answer 1

私はほとんどの場合、後者の宣言を使用します。なぜなら、コードがよく文書化されているからです。前者の場合、読者がシンプルにend;を見つけた場合、何が終了しているのかははっきりしていません。

VHDL未満冗長な言語を使用する場合は、（一般的に）プログラマは、多くの場合、C++で例えば、閉鎖されているものを読者に示すために何かを閉鎖構造にコメントを追加：

} // if (enable) 

か

if (enable) 
    begin : enable_block 
    ... 
    end : enable_block 

0123：Verilogで

end // if (enable) 

SystemVerilogのは、適切な言語で同じことをやっての機能を追加します

end ; 
end identifier ; 

"ほとんど常に"：

あなたはVHDLでこれらすべてを言うことができる理由は、

end ; 
end entity ; 
end identifier ; 
end entity identifier ; 

する唯一これらは合法的、VHDL-87とVHDL-93は、後方互換性を作ることです？はい。私は実行可能コードを書いていましたが、私はいつも後者を書くでしょう。しかし、今週、VHDLについていくつかのPowerPointスライドを作成しました。私はを意図的に書いていました。なぜなら、end entity identifier ;全体が読者の気を散らすと思ったからです。あなたはそれをあなたがすることができます。