verilog

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    エラー：（vsim -3389）、

    なぜ私はmodel-simを使用しているときにこのエラーが出るのか分かりませんが、私は多くの修正を試みましたが、これを回避していないようです。 これは私のModelSimの転写産物はこう言われる、入力ポート `timescale 1ns/1ps module interative_processing(clk,rst,w,k,counter_iteration,padding_done,a_
    verilog modelsim test-bench 2017-11-18

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    VerilogでGCD FSMのレジスタに値を同化する

    GCDアルゴリズム（減算法）用のステートマシンを作成しようとしていますが、私の数値の値（ワイヤ）をレジスタに入れてアルゴリズムを使用していますが、各値の変更がレジスタに同化することは望ましくありません。 module GCD_R (u,v,out,nrst,act,clk); input [31:0] A,B; input clk,act,rst; output reg [31:0] out
    verilog fsm greatest-common-divisor 2017-11-19

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    システムのVerilogでビットを文字列に連結する方法は？

    if(ci.busy) begin// writing **dataout** = {dataout,string'(**ci.dout**)}; $sformat(request,"%b",req.dout); $fwrite(data, request); end ここで、ci.doutはビットでデータアウトは文字列です。 これは静的キャストを使用してビット
    verilog system-verilog uvm vlsi 2017-11-20

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    範囲を包むためのVerilogモジュラス演算子

    私の背景はソフトウェアになっています。（システム）Verilogには新しかったので、シーザーシフターを実装することになっていました（文字をN文字でシフトし、 3だけシフトABCXYZはDEFABCになります）、私は私がソフトウェアの場合と同様に、コードの重複を減らすことができることを期待して、次のように書いた： /* every variable except 'direction' has th
    verilog system-verilog hdl caesar-cipher 2017-11-22

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    icarus verilogにファイルを含めるには？

    私は基本的な `include" filename.v "コマンドを知っています。しかし、別のフォルダにあるモジュールを追加しようとしています。現在、そのモジュールは、同じフォルダに存在する他のモジュールをさらに含みます。しかし、最上位レベルでモジュールを実行しようとすると、エラーが発生します。 ​​ ここでは、ファイル "mips.v"に含まれているMIPSプロセッサを作成しようとしています。こ
    mips verilog cpu-architecture iverilog icarus 2017-11-23

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    Verilogでシーケンシャルデータ転送を実行する際のループアンローリングを避ける

    Verilogでコードを逐次実行する必要があります 問題は、forループ/ forループを使用してループを実行しようとしたことです。 forループでは、ループアンローリングが起こり、すべてのことが並行して起こると強く信じています。繰り返しのプロセスを実行するために同じ概念を適用できるように、forループの順次実行を実装する方法を教えてください。あるいは、逐次的手順を実施するために使用できる他の技術
    loops verilog execution sequential 2017-11-23

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    Verilogの複数の双方向バス

    私は、VerilogテストベンチでCANバスをシミュレートしようとしています。私は、CANネットワークの各ノードに1つの双方向バスが必要であることを知っています。多くのバスが同時にバスに値を書き込もうとするとどうなりますか？支配的な価値が0になるか、これによって若干の誤差が生じるか？私が考えていたコードは次のように行くだろう：ノードAは1とノードBが0を書き込もうと書き込もうとした場合 //Fir
    verilog can bidirectional 2017-11-24

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    ネットがファンアウトし、複数の値を割り当てることができません

    4ビット乗算器に基づいて8ビット乗算器を設計しようとしています。これは私のコードです： module _8bit_multiply(a, b, q); input [7:0] a; input [7:0] b; output [15:0] q; wire [7:0] q0; wire [7:0] q1; wire [11:0] q2; wire [11:0] q3; wire
    verilog quartus digital-design 2017-11-24

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    Verilogでは、16ビット入力をどのようにして4,6,6ビットに分解しますか？

    私は多くのグーグルとスタックオーバーフローをしました。私は正しく私が推測する質問を語るように見えることはできません。私はVerilogを学ぼうとしており、マイクロプロセッサを構築しているチュートリアルが見つかりました。私は今、命令デコーダです。 は 最初の4ビット（例：MOV、ADDI、SUB、NOT、AND、ORなど、ADD） 最終12命令に対応するフラグを立てる16ビット入力を受け取りビットは
    verilog microprocessors 2017-11-24

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    viewing waveform- Active hdl

    私はverilogとactive-hdlを初めて使っています。私は問題を抱えています。誰かがこのことについて私に助言できるなら、私はそれを感謝します。 波形ビューアで2番目のレイヤモジュールの波形が見えません。より正確には、サブモジュールの信号はZまたはXのいずれかを示します。 tools/preferences/simulation/access designオブジェクトを介して読み取り/書き込
    verilog hdl active-hdl 2017-11-24
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