verilog

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    システムのVerilogで他のモジュールの入力にモジュールの出力をリンクするには

    あるモジュールの出力（B）を別のモジュール（C）の入力にするモジュールを作る方法はあまりよくわかりません。
    verilog system-verilog 2017-11-27

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    のSystemVerilog：条件式内の$ urandomの呼び出しが

    は、だから私は、イベントがトリガされたときに、いくつかのハードワイヤード確率でベクター中でいくつかのビットを設定したかったので、私はこれでした： always @(some_event) begin err_byte[0] = ($urandom()&65535 < 85) ? 1'b1 : 1'b0; err_byte[1] = ($urandom()&65535 < 85)
    verilog system-verilog 2017-11-28

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    プロシージャブロック内で非ブロッキング割り当てが使用されている場合、それは並行フローと見なされますか？

    手順ブロック内で非ブロッキング割り当てが使用される場合、それは並行フローと見なされますか？シナリオは何でしょうか？私はほとんど混乱していない。誰も助けることができますか？
    verilog 2017-11-30

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    順序は、私は私のステート・マシンで、以下のデータ遷移を持って行動

    を変更： wire VALID_PKT = (FIFO_DATAIN[7] == 1) & (FIFO_DATAIN[6] == 0)& (FIFO_DATAIN[5] == 1) & (FIFO_DATAIN[1] == 1) & (FIFO_DATAIN[0] == 1); wire SET_RESET = FIFO_DATAIN[3]; reg RESET; always @(*)
    verilog variable-assignment iverilog 2017-11-30

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    ポジティブエッジを作成する方法ネガティブエッジパルスにパルスを書き込みますか？

    私は、書き込み準備ができているデータがあるときにクロックの正のエッジでハイに遷移するデータソース信号を持っています。 私はまた、同じクロックから走っているRAMメモリを持っていますが、書き込み要求信号がクロックの負のエッジで遷移することを期待しています（クロックの次の負のエッジまでハイに留まります）。 メモリのwr_reqをデータソースから直接駆動しようとすると、クロックとwr_reqの両方が同時
    verilog 2017-11-30

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    gtkwaveの2つのマーカー間の時間をどのように測定するのですか？

    私はiverilogを使って私のVerilogデザインをシミュレートし、出力をfstファイルにダンプします。私はgtkwaveを使って波形を見ています。 gtkwaveを使用すると、いくつかのマーカーを追加できます。どのように2つのマーカー間のデルタを測定するのですか？私は、gtkwaveマニュアルを読んで、それが トグルデルタ周波数としてトグルデルタ周波数オプションについて語る あなたは右上のデ
    verilog iverilog gtkwave 2017-12-01

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    Verilogの片方向スイッチ

    値を保持して一度切り替えるとゼロに戻らないようにする必要があります。 私はFPGAボード用のハングマンゲームを作ろうとしています。これを行うには、表示する正しい文字である定数onesLetterがあります。ユーザーは手紙を推測する必要があります。 onesLetterが正しく推測されたら、それを表示して他の推測の間に表示し続けたい（デフォルトの表示に戻さない）。私が実装する必要がある表現である /
    verilog 2017-12-02

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    Verilog and interview FSM with interview

    私はすぐにインテルのインタビューを受けて、VerilogとFSMに関するいくつかの質問を練習しようとしています。私は次のVerilogコードを見つけて、それをFSMに変換しようとしました（FSMの処理方法を忘れてしまった）。 質問を含むIntelのWebサイトはhereです。 矢印は0から1、矢印は1から2（矢印は入力0）、矢印は1から0（矢印は入力1）、矢印は2から3、矢印は3から0. しかし、
    verilog 2017-12-02

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    連続ブロックでのビットシフトは失敗しますが、組み合わせでは失敗します。どうして？

    Verilogコードを数日間デバッグしています。特にFX2LP（Cypress CY7C68016A）USBコントローラからバイトを送受信しています。多くの詳細に入ることなく、各サイクルでデータが送信され、バイト単位で送信されます。私のテストでは、16バイトのバッファを使用して最初に満たしてから送信します（エコーテスト）。 のように私のコードのかなりの部分が見えます：このコードは、シミュレーション
    verilog race-condition hardware-interface iverilog 2017-12-03

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    私はモデルの "endmodule"でVerilogでエラーが発生しています

    私はVerilogでアービターを試しています。しかし、私はエラーを取得しています："endmodule" は、これは私のコードです： module rr_arbiter ( clk, // positive edge trigger reset, // negative edge trigger req,grant, priority, priority_req); input clk,
    verilog 2017-12-03
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