verilog

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    Verilog自動タスク

    タスクがVerilogで自動キーワードで宣言されているとはどういう意味ですか？ task automatic do_things; input [31:0] number_of_things; reg [31:0] tmp_thing; begin // ... end endtask; 注：この質問は、サイトにハードウェアプログラマーがいる
    verilog 2008-08-29

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    テストベンチ用のVerilogまたはSystemC

    私は、いくつかのVerilogベースのRTLコードを検証するタスクを割り当てられています。さて、Verilogを使ってRTLテストベンチをコーディングすることは、私にとっては非常に難しいようです。だから私は次のうちの1つを試してみたいと思います。試験に使用したCコード： は - 「私は既に広範を有するC関数を PS」をインターフェースするためのCを - 「使用するシステムテスト ためのC関数」を呼
    verilog hardware systemc rtl 2009-03-17

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    Verilogで4対1の関数を効率的に合成

    Veriogで4対1の関数を実装する必要があります。入力は4ビットで、0〜15の数値です。出力は1ビットの0または1です。各入力は異なる出力を提供し、入力から出力へのマッピングはわかりますが、入力と出力自体は分かりません。私はvcsにコードの最適化を成功させ、できるだけ短く/素直にしたいと思っています。これまでの私の解決策： wire [3:0] a; wire b; wire [15:0]
    logic verilog synthesis version-control 2008-09-03

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    FPGAベースのRTL評価

    現在、RTLをテストしていますが、ncverilogを使用していますが、非常に遅いです。 FPGAボードを使用すると、処理速度が向上すると聞いています。本当ですか？
    hardware verilog fpga rtl 2009-03-31

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    階層をVerilogモジュールに渡す

    私は現在、その内部にグローバル階層を使用している「ウォッチャー」モジュールを持っています。私は2番目のグローバル階層でこの2番目のインスタンスをインスタンス化する必要があります。現在 ：希望 module watcher; wire sig = `HIER.sig; wire bar = `HIER.foo.bar; ... endmodule watcher w; // instan
    verilog 2008-09-15

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    リンターを書くには？

    私の仕事で私と私のチームの他の人たちは、主に商用ベンダーやいくつかのオープンソースシミュレータプロジェクトでサポートされている言語であるVerilog-AMSに多くのハードウェアモデルを書いています。 お互いのコードをより役立つものにするのに役立つのは、一般的な問題のコードをチェックし、共有コードの書式設定スタイルを強制するのに役立つ小切手でしょう。 もちろん自分のルールを追加して自分の効用を証明
    coding-style verilog syntax-checking 2008-09-16

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    DPIを使用したCへのタスクのエクスポート

    私は、DPIを使用してCソースにインターフェイスされた、Verilogベースのテストベンチを持っています。今はDPIを使用して私は私のファームウェア全体を書くつもりです。私は登録読む 登録が 割り込みハンドラを書く3つの事 を必要とするこれを行うには 私が理解したように、レジスタの読み出しと書き込みは、私はRTLテストベンチからエクスポートする必要があるタスクです。そして割り込みハンドラ（私は '
    verilog hardware system-verilog verification system-verilog-dpi 2009-04-07
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