verilog

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    Verilogの合成エラー

    VerilogでFatICAアルゴリズムを実装しようとしています。私はコード全体を書いていますが、エラーは表示されませんが、コードを合成しようとすると、 ""の代わりに ""のようにエラーが発生します。 私は4つの浮動小数点モジュールを使用しています今、私はドット演算子 を使用して個々のインスタンスにアクセスしていますが genvar s; generate for(s=1;s<=4
    verilog 2011-08-04

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    初期または常時ブロックなしで$ displayを使用する方法

    私は、initialまたはalwaysを使用しないVerilogモジュールを$ displayステートメントを使ってデバッグしようとしています。しかし、これらは初期ブロックまたは常にブロックの外側では違法であるように見えます。何故ですか？私の選択肢は何ですか？
    verilog 2011-03-10

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    VerilogでのRAMコーディングの改善方法

    RAM書き込みにはどのコードが優れていますか？ alwaysブロック内data_outを割り当てる： module memory( output [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enable, input clk ); reg [7
    verilog vlsi 2011-10-03

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    VerilogシミュレータとVPIコードでmakeを使用するベストプラクティス

    デジタルフィルタ設計を支援するために私は最初のVPIプロジェクトである を使用しています。現時点では、私はイカルスと協力していましたが、 Verilatorと他のシミュレータをいくつかの点でテストしたいと思います。 ここまではmakefileですが、これはCコードと シンプルなテストベンチをビルドするためのものです。私はmakefileを組み込み、 異なるVerilogプロジェクトをビルド/シミュ
    makefile verilog 2011-06-27

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    Verilog常に（*）記号を使用してブロックする

    私はverilogモジュールにalwaysブロックを書く方法について簡単な質問があります。 私はVerilogモジュールで、以下の入力がある場合： input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded Value) input [31:0] B;
    verilog 2011-05-15

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    ダグラス・スミスの「HDL Chip Design」のエラーを修正しましたか？

    ダグラス・スミスの "HDL Chip Design"は、2001年7月9日の印刷です。 本書では、同期通信にブロッキング割り当てを使用するとシステマティックにエラーが発生し、非決定的なコードになります。この場合、非ブロッキング割り当てを使用する必要があります。 これはこれまでの印刷で修正されていますか？
    verilog 2011-02-06

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    Verilog 2001モジュール宣言文法をお探しですか？

    私はいくつかのv2k完全文法をgoogleで見つけることができますが、私は心が失われているか、ポート宣言に関して同じように壊れています。 例入力： module foo ( input x, output [2:0] y); endmodule; 私はその構文を解析する文法を見つけることができませんが、彼らはlist_of_portで「ポート」としてこの のようなものを受
    parsing syntax verilog 2011-02-06

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    IEEE-802.11bでのCRC-16計算

    IEEE 802.11b PHYのヘッダーフィールドのCRC計算を理解したいと思います。私は文献を読むと、CRC-16が使用され、1の補数は（生成器多項式による信号、サービス、および長さ） ビットストリームを与えられた場合、どのようにこの計算終わらせる。 シフトレジスタやMatlabを使用してハードウェアに実装する方法を理解しようとしています。 この方向への示唆または有用な指針が役立ちます。 おか
    matlab wifi checksum verilog wlan 2011-02-25

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    モジュールの出力でのVerilog連結

    モジュールをインスタンス化して出力の一部のビットのみを気にするとき、ビットを捨てるための簡潔な構文がありますか？この場合 my_module module_instance ( .some_output({garbage1,important1[7:0]}) ); のようなものは、my_moduleの信号some_outputは9ビット幅ですが、私は唯一のimportant1に下位8ビッ
    verilog 2011-07-25

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    HW/SW codesignが特定のアプリケーションに役立つかどうかを知るには？

    私は最終学年（電気・コンピュータ工学）の次の学期に入り、組み込みシステムやハードウェア設計の卒業プロジェクトを探しています。私の教授は、現在のシステムを探して、ハードウェア/ソフトウェアのコードを使って改善しようと勧めました。私は、VHDLまたはVerilogによる専用ハードウェアを使ってシステムを実行できるようにする「自動ライセンスプレート認識システム」の例を教えてくれましたより良い。 私はちょ
    c image-processing embedded verilog codesign 2011-07-29
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