verilog

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コンプライアントSCIの主要な予期しない出力でFPGAをプログラミングする際の問題

コンテキスト： 私はコンピュータ工学の男です。私は学校に通っており、これは私の上級プロジェクトの一部です。私は、私のグループによって作成された電子ボードゲームで使用するためにFPGAをプログラムしようとしています。 FPGAは、すべてのロジックを制御するRaspberry PiのIOエクステンダです。下記のVerilogコードは、アルテラのMax V 570 devkit上で実行され、本番用ユニッ

verilog fpga 2017-11-09

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論理として定義された用語でビット範囲を作成する方法

私は次のコードはコンパイルされないと理解しますが、コンパイルするのに似たものがありますか？ logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>; always_comb msb_bit = <d

verilog system-verilog 2017-11-10

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組み合わせ回路：選択線がハイのときのみ2s補数を出力する

以下のロジックを実装するゲートレベルの組み合わせ回路を設計したいと思う。 Adderを使わずにそれを行うことは可能ですか？ ... input wire [3:0] in, input wire sel, output wire [3:0] out ... assign out = ({4{sel}} & (~in + 1)) | ({4{~sel}} & in); 上記のVer

verilog rtl asic 2017-11-12

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マルチビットロジックゲート

このコードは問題があります。問題はNANDとANDゲートの7ビット出力ですが、各ビットごとに別々のゲートを作ることなく単純化する方法はわかりません。私はまた、anode_1_7が何であるか、またはbufのステートメントが何であるか分かりません。私はちょうどそれらを含めるように言われました。 module seven_segment_top(sw, btnc, btnl, btnr, segment

verilog 2017-11-14

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Verilogエラー：有効なl値ではありません

私のaluコードにエラー/オーバーフローがある場合、ワイヤがオンかどうかをテストしようとしています。このコードを考える： output reg[3:0]x; // line 149 output wire error; output wire overflow; always @* begin if(error || overflow) begin as

verilog alu 2017-11-14

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のVerilog：プリミティブまたは連続割り当て

私はこのコードにこのテストベンチで module neuron_xor(x0, x1, y4); input signed [4:0] x0, x1; reg signed [4:0] w02, w03, w12, w13, w24, w34; reg signed [4:0] th2, th3, th4; wire signed [4:0] y2, y3;

verilog iverilog 2017-11-16

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基本的な全加算器の出力で "ZとX"を得る

2つの半加算器モジュールで基本的な全加算器を設計し、それをテストベンチでテストしようとしています。コンパイルエラーはありませんが、出力（波形）では、SumとCarryのZとXが得られます。私は立ち往生していて、このエラーを修正するために、次に見なければならないことがわからない。 これを修正するために、次のステップ（またはいくつかのポインタ）をチェックする必要がありますので、参考にしてください。 こ

verilog hdl 2017-11-16

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dの平均値を示すpの高値のカウント

module try2(p,d,q1,q2,q3,q4,q5,q6,q7,q8,c,a); input p,c; output [15:0]q1,q2,q3,q4,q5,q6,q7,q8,d,a; reg [15:0] d=16'b0;//may be error reg [15:0]a; always @ (posedge p) begin d<=d+1; end DFF df

verilog hdl synthesis flip-flop 2017-11-16

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Verilogで特定の周波数の方形波を出力する

私はオーディオコントローラを介してサウンドを生成しようとしていますが、FPGA上でどのスイッチが反転したかに応じてさまざまな周波数の方形波を作成します。私は48kHzのチップクロックを持っているオーディオコントローラを使用していますので、クロック分周器を使用しています（各ノートごとに1つずつ、今は必要ありませんが、なぜ私がそれをやっているのか不思議であれば後になります）各ノートのデューティ・サイク

audio verilog 2017-11-16

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ラッチトリム警告を受け取らずにレジスタを同じ番号の正から負に切り替える方法はありますか？

私はPongのゲーム用のモジュールを書いています。これはchange_xとchange_yという2つのレジスタを持ち、正と負の間で切り替わります（コードではTWOですが、デバッグ中は1に変更しました）。これらのレジスタは10ビットなので、10'b0000_0000_01と10'b1111_1111_11の間で切り替わります。私は警告を取得合成するとき： Xst:1710 - FF/Latch <c

verilog fpga hdl 2017-11-16

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