quartus

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アルテラのQuartus-II FPGA IDEでメガファンクションをインスタンス化する方法

私はアルテラのFPGA IDEのWeb版を使用しています。ドキュメントによれば、Alteraメガファンクションの少なくとも一部をホストしています。これまでの技術フォーラムの質問への回答は、それがそうであることを示しています。 私はそれらを使用しようとしましたが、成功しませんでした。 Altera Megafunctionガイドを使用してインスタンスを作成すると、COMオブジェクトのための「純粋仮想

fpga altera quartus 2016-03-22

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QuartusのRTLビューアにはどのように変数が表示されますか？

QuartusのRTLビューアにはどのように変数が描かれていますか？私はRTLビューアを開き、変数のためのレジスタを表示しません。例えば ： variable op_code : std_logic_vector(7 downto 0); は、RTLの視聴者がRTLビューアでop_codeを表示しません理由はありますか？私はVHDLを使用しています。 編集： op_code(7 downto

vhdl quartus rtl 2010-11-30

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次のシンプルなDフリップフロップの例でEvent Control StatementとWait文を使用すると出力に違いがあります

同期アクティブローリセット付きの単純な正エッジtrigerred dフリップフロップのテストベンチを作成しました。テストベンチでは、最初のケースは "@posedge clk"に入力し、2番目のケースでは "wait 10ns"ステートメントに基づいて入力しています。 最初のケースでは、フロップの出力は1クロックサイクル後に変化しますが、2番目のケースでは、シミュレータで同じクロックサイクルで直ち

verilog simulation fpga system-verilog quartus 2016-03-28

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シミュレーション後にメガファンクションRAMの内容をQuartusから表示する方法

MIFファイルで初期化されるシングルポートRAMメガ関数があります。私はModelsimシミュレーション後にRAMの内容を見たいと思っています。これを行う方法はありますか？

verilog quartus 2016-03-29

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Altera QuartusはModelsimがインストールされていないと言っています

Quadus 13.0とModelsimをFedora 22 64ビットにインストールしました。私は32ビットでQuartusを動作させています。しかし、私はQuartusを起動し、プロジェクトを作成し、合成し、シミュレーションウィンドウを起動し、インシグナルを設定することができます。その後、Modelsimを起動するボタンをクリックすると、その仕事は始まりますが、 ModelSim-Altera

modelsim altera quartus 2015-09-14

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QSysはIPを生成するためにカスタムコンポーネントを介して反復することができますか？

私はカスタムのQSysコンポーネントを持っており、これは2つのアルテラIPをインスタンス化します。アルテラのIPは、.qsysファイルの形式です。私のカスタムコンポーネントを通してQsysを再帰させ、私のためにインスタンス化されたIPを生成することは可能ですか？現在、私はそれぞれのIPを別々に開いてそれを生成しなければなりません。ただコンポーネントが正しく合成されますか？

fpga altera quartus qsys 2016-04-04

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1つのクロックサイクルで全加算器の合計をオフにする

8ビットのリップルキャリー加算器の機能を、すべての組み合わせを試すテストベンチでテストします。何らかの理由で、AとBの現在の値の合計が次のクロックサイクルで計算されます。なぜそれが起こっているのかわかりません。最初は遅延のためだと仮定しましたが、遅延を変更するとエラーが発生します。ここに私のコードは次のとおりです。 //one_adder.v module One_adder(a,b,cin,

verilog modelsim altera quartus 2016-04-11

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Quartusの一般的な値を変更してもコンパイル結果に影響しません

Quartusではジェネリックの問題があります。 これらは機能しますが、n = 10とし、後でn = 100に変更すると宣言しても、コンパイルとシミュレーションの結果は変更されません。あたかも汎用値がまだn = 10だったかのようです。 デザインを再コンパイルしようとしましたが、動作しませんでした。一時ファイルを削除しようとしましたが、プロジェクトフォルダ内のすべてのディレクトリを削除しましたが、

vhdl fpga quartus 2016-04-12

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すべてのforループが終了したかどうかを調べる方法、VHDL、Quartus-II

VHDLの難点に苦しんでいます。ここで私がやろうとしているかを説明すべきいくつかのコードは次のとおりです。基本的には library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use work.all; entity forLoopTest is -- Number of bits known on

for-loop vhdl quartus 2016-04-19

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