quartus

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    VHDL： "With Select When"ステートメントの使用時のエラーステートメント

    アルテラのMax VとQuartusを使用していくつかの例を実行しているので、 "With Select When"ステートメントを使用するときに問題が発生します。私は以下のように簡単な2-4デコーダあります library ieee; use ieee.std_logic_1164.all; entity lesson9 is port( x: in std_logic
    vhdl quartus 2017-05-03

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    VHDL BIT_VECTORをD入力として使用するために複数のフリップフロップエンティティを生成する方法

    複数のフリップフロップをレジスタとして使用するためにgenerate関数を使用しようとしています。私は信号ビットベクトルを持っています。これは、各ビットが等価なフリップフロップへのD入力であることを望みますが、コンパイル後、出力Qにはドライバがないという警告が表示されます。 ここで私はその後、32フリップフロップを生成し、フリップフロップのD入力のそれぞれにbit_vector信号和の各ビットを設
    entity vhdl quartus flip-flop 2017-03-15

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    SimSパネルにModelSim DUTが表示されない

    私は友人と一緒にプロジェクトを進めています。以下は、私の RTLシミュレーションを実行したときのModelSimパネルのスクリーンショットです。 DUTがで表示されており、波形図を展開して波形図に追加することができます。 は、彼が同じようしかし、同じテストベンチを実行すると は、DUTは、SIMパネルでを表示されないので、彼はテストベンチが動作されているかどうかを確認することができません。 これが
    vhdl fpga modelsim quartus 2017-03-24

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    VHDLとTcl/Tkの使い方

    私はVHDLとTcl/Tkの両方を新しくしています。まっすぐ質問する：私はModelsimでTcl/Tkを使う方法を知りたい。私がTcl/Tkで何も知らないとしますが、全加算器を起動するために次のVHDLコードがあります。 Tcl/Tkを使用して何ができるのですか？どのステップを取るべきですか。私は、アルテラのCyclone FPGAでQuartus Prime Standard Editionと
    tcl vhdl fpga tk quartus 2017-02-04

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    10028 10166および10029 Quartus Error

    こんにちは、私はまだシステムのVerilogで書いて新しいです。今日私はこれらのエラーに遭遇しました。私はこれらの手段が何を意味するのか知っていますが、間違いがどこにあるのか分かりませんでした。ここの誰かが私がどこにいるのかを指摘するのを助けることができればうれしいでしょう。 module control ( /* Input and output port declarations *
    verilog system-verilog altera quartus 2017-02-05

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    VHDLエラー：修飾された式で指定されたタイプは、コンテキストで式に暗黙に指定されたタイプと一致する必要があります

    自分で作成した関数を使用しようとしています（初めて試みます。コンパイルしようとすると、次のエラーメッセージが表示されます。Error（13815）：VHDL修飾型エラーAverageador.vhd（38）：Qualified Expressionで指定された分割型は、コンテキストによって式に暗黙的に指定されている型と一致する必要があります。 除算は私の関数の名前です。この関数は16ビットの符号な
    vhdl quartus 2017-03-27

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    は、合成可能なVHDLコードが<strong><em>使用</em></strong>ライブラリへのQuartus IIに書き込む必要があるかを知りたいアルテラのMegaCoreファンクションライブラリ

    によって生成されたFFTライブラリの使い方を理解していません。ライブラリはすでにMegacore Wizardによって生成されていることに注意してください。私はFPGAとVHDLの完全な初心者ですので、これが明らかであれば謝罪してください。
    vhdl fft fpga altera quartus 2017-03-29

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    TCLスクリプトでは、どのように変数の内容をエコーし​​ますか？

    私はModelSim用のTCLスクリプトを作成しています。信号の出力値を定数と比較して、回路が正しく動作していることを確認します。私は入力信号を制御する方法を知っていますが、出力をエコーする方法を理解することはできません。 理想的には、すべてをCSVファイルにパイプすることができますが、スクリプトに合格/不合格を戻すだけで十分です。 bashの PS上のようなものと同様に：（/組合/ OUTF私の
    tcl vhdl modelsim quartus 2017-04-07

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    変数x：= x + yを代入すると、詳細が凍結します

    私は学術プロジェクト用のブース乗数を作成しようとしていますが、私は奇妙なエラーが発生しています。これがQuartus IIに戻るか、VHDLと何か関係があるかどうかは不明です。私は、次のコードを分析し、詳しく説明してみてください 毎回、無期限のプロセスがフリーズ（私はそれがすでに時間のために実行持っていた）の分析&合成相の46％で、コンソールに最後の行は12127 Elaborating enti
    vhdl quartus 2017-02-20

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    MAX 10個のVHDL/Quartus Prime Liteコード最適化コード

    まず最初にVHDLの初心者だと言わざるを得ないので、あまりにも愚かな質問を事前にお詫びしたいと思います。 私はADCのソフトIPを動作させようとしています。私はちょうどADCを使用したいのでFIFOも何もありません。 したがって、私はqsysファイルでIPコアを生成し、それを私のプロジェクトに組み込みました。私はプリスケーラでチャンネル8を起動しました。 チャンネル8に接続されている可変抵抗器から
    vhdl fpga adc quartus 2017-02-20
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