quartus

    1熱

    1答えて

    VHDL有限状態マシン

    有限状態マシンであることをコンパイラに知らせずに、有限状態マシンを設計するVHDLコードを実装するにはどうすればよいですか？ 与えられたコードでは、クラス内でFSMをどのように実装したかを見ることができますが、RTLビューアには状態図が示されています。 さらに私の教授は、コンパイラがFSMを認識しないと、設計がより高速になると言いました。 library IEEE; use IEEE.std_l
    architecture vhdl fsm quartus 2016-04-24

    2熱

    1答えて

    VHDL：conv_std_logic_vectorパラメータのエラー

    Quartusのconv_std_logic_vector関数に問題があります。私は整数変数をstd_logic_vectorに変換する関数を使用しています。 エラー（10344）：counter_Wbits.vhd（32）でVHDL式エラー：私は以下のコードをコンパイルするとき、のQuartusは、次のエラーメッセージを示す式は、3つの要素を有しているが、4つの要素を有していなければなりません。
    parameters vhdl quartus 2016-04-30

    1熱

    1答えて

    Verilog：代入の左側には可変データ型が必要です

    組み合わせ割り当てに問題があります。なぜ私は常に私の出力変数を設定する組み合わせの構造を使用することはできません私は理解していない。私が割り当てを使用するとき、私は割り当てエラーを取得しません。 は、私はいつも割り当てると思った@（*）の両方の手段は、あなたがwireへの手続きの割り当てを行うことはできません（組み合わせの割り当て） module control_unit(input wire [
    verilog variable-assignment synthesis quartus 2016-06-21

    0熱

    1答えて

    VHDL - FPGA4U - スイッチの値を取得

    Switch0の値をLEDに表示させたいですか？ ここで私のエンティティの： port( switchA : in std_logic_vector(7 downto 0) ); そして、ここでは私のカスタムタイプがあります： type text_type is array (0 to 7) of std_logic_vector(63 downto 0); signal text
    vhdl fpga quartus 2016-06-24

    0熱

    1答えて

    終了条件として変数を使用するとForループが無限ループに入ります

    Verilogで正常に動作するforループがあります。 for(j=0; j<=5; j=j+1)begin ... end しかし、すぐに私は変数に5を変更するよう： for(j=0; j<=m; j=j+1)begin ... end 私はこのエラーを取得する： Error (10119) : Verilog HDL Loop Statement error a
    loops for-loop verilog quartus 2016-05-09

    0熱

    1答えて

    アルテラのLPMを使用して2つ以上の信号を多重化

    busmuxを2つ以上のQuartusの入力に使用するにはどうすればよいですか？代わりにLPM_MUXを使用することができますが、私はそれを使用する方法を理解できません。簡単な方法はありますか？
    verilog altera quartus 2016-05-09

    -1熱

    2答えて

    Verilogでは、$ readmembを使用して.txtファイルを読み込もうとしていますが、メモリ上にxxxxx（dont cares）しか読み込まれません。

    元々はバイナリでデータを読み込む必要があります。私は$ readmembがこのために使うことができ、合成可能にする方法さえあるということを読んでいます。 私はRAM_IN（テストベンチモジュールではない）という別のモジュールを作成し、トップモジュールに "接続"しました。 module RAM_IN (pix_val, indx); input [0:5] indx; output [31
    memory verilog quartus test-bench 2016-05-10

    0熱

    2答えて

    ModelSimでシミュレーション用にaltera libを追加する方法は？

    トップレベル・ファイル（VHDL）とアルテラ固有のPLLを使用してプロジェクト（Quartus）をコンパイルした後、ModelSimでシミュレートを試みました。 RTLシミュレーションを開始すると、（ライブラリ・ウィンドウの）フォルダworkにトップレベル・ファイルが表示されますが、PLL（Verilogファイル）のアルテラ・インスタンスは表示されません。 質問： どうすればセットアップのQuar
    simulation fpga modelsim altera quartus 2016-05-18

    1熱

    1答えて

    VHDLステートS0は、想定されていないときにアクティブなのはなぜですか？

    私はこのコードに問題があります。状態S0は、想定されていなくても、常にアクティブであるようです。この状態の出力は反転しているように見えます（無効にする必要がある場合はアクティブです）。何か案は？最下部のシミュレーションを印刷します。おかげ library IEEE; use IEEE.STD_LOGIC_1164.all; entity ControlUnit is port(cl
    vhdl fpga altera quartus digital-logic 2016-05-19

    1熱

    1答えて

    VHDL：2つのボタンを持つアップ/ダウンカウンタ

    4ビットアップ/ダウンモジュロ10カウンタを作成しようとしています。 Button1 - カウントアップ、Button2 - カウントダウン。私はrising_edgeコマンドを使用してそれをしようとしているが、私はボタンで押されたと定義することはできません2つの信号。ですから、プログラムの次のバージョンではif文を使ってボタンを検出したいと思います。 library IEEE; use IEE
    vhdl counter quartus 2016-05-21
最新の質問