vhdl

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vhdlの "Architecture"の近くに構文エラーがあります

私はxilinx ise 14.7とvhdlプログラミング言語で構造アーキテクチャを使用してコードを書き込もうとしています。私はmux_xorという名前のvhdlモジュールとQ1という名前のトップダウンモジュールを持っています。 Q1のトップダウンモジュールでこのエラーが発生する： 62行目：「アーキテクチャ」の近くに構文エラーがあります。マイQ1 VHDLモジュールのコードは以下の通りです ：

vhdl xilinx xilinx-ise hardware-programming 2017-05-11

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ステートマシン

withouthカウンタをインクリメントにおけるクロック・サイクルの不要な遅延私は0からs_saxis_tlastがハイになった時に開始する簡単なカウンタ（v_bincount）を実行しようとしています。 s_saxis_tuser_inが高いときにカウントを開始します。 v_bincountは信号ではなく共有変数であっても、0から始まりますが、カウンタの値はもう1クロックサイクル間0のままです。

vhdl 2017-05-12

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VHDLのエレベータープロジェクトはコンパイルされますが、シミュレーションでは機能しません

FPGAで実装するVHDLでエレベーターを作ろうとしています。 0〜12階にあり、行く方向と入っている方向に応じて、外/外のボタンがあります。私は最初に外側のボタンが動作しているかどうかをチェックしています。内部の実装は同じです。今はコンパイルされますが、シミュレーション波形がクラッシュします。 Library ieee; use ieee.std_logic_1164.all;

vhdl hardware fpga hardware-programming active-hdl 2017-05-12

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VHDLテストベンチは出力を変化させないALU 32bit

私はすでに、モデムでVHDLのALUを記述し終えましたが、シミュレーションを見ると、テストベンチはソリューションを更新しないようですが、回路は32ビットの応答で常に"UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU"私は**私は を言う回路応答に関するコンパイラの警告があり、また、テストベンチ上で間違って書いたものを知らない警告：（VSIM-8683）を初期化されていないポート/

vhdl alu test-bench 2017-05-16

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ザイリンクス。 xst：737エラー

私はメモリ（24x12）を使用するプロジェクトを持っています。メモリはokk内部信号が4の値をとるときに書き込まれます。プログラミングファイルを生成すると、メモリ内のすべてのビット。 誰かが私の手助けをしてくれますか？ メインアーキテクチャのための部分的なコード： library IEEE; use IEEE.STD_logic_1164.all; use IEEE.std_logic_uns

vhdl xilinx 2017-05-16

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VHDLディバイダ、修正

tempReg:=B; shiftReg:= "0000000000000000" & A; for i in 0 to 16 loop if shiftReg(2*n+1) = '1' then shiftReg(2*n+1 downto 0) := (shiftReg(2*n+1 downto n+1) + tempReg(n dow

vhdl divider 2017-05-16

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VHDL-LFSRを実装

私はISEのLFSRを実装するためにVhdlコード&のテストベンチコードを書いています。 ISE上のこのパスからLFSRコードを取得します。 言語テンプレート - VHDL - 合成構築 - コーディング例--- カウンター--- LFSR 私の問題は、Simulinkの（ISIM）であるが、私はいつもout_lfsrのための 'U' 記号で直面しています。 あなたは私を助けてくれますか？ VHD

vhdl lfsr 2017-05-18

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一般的なDEMUX（1入力、複数出力）をVHDLでコーディングすることはできますか？

私のFPGAソフトウェアには、要素またはシステム設計の開発にドラッグアンドドロップ機能があります。これは、ユーザーがコードに移動して変更することなく、変更可能なパラメータを設定できる「汎用」コンポーネントで最も効果的です。そのために、1つの入力と複数の出力を持つジェネリック・デマルチプレクサを作成することにしました。このデザインでは、ユーザーが出力ポートの数と入出力ポートのビット幅を定義できるよう

generics vhdl 2017-05-18

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どのようにvdhlコードを自分自身にテキストを追加する

"generic"を設定することによって出力の数を可変にする方法を考案しているうちに、私は次の考えを思いついた。この考え方は、ルーチンが "output（X）：out std_logic_vector（bits-1 downto 0）;というテキストを" port "宣言内に追加するように、" port "宣言内のVHDLコードにルーチンを持たせることです。 （X）は出力ポートの数、つまりoutp

vhdl 2017-05-18

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どうすればvhdl保証のタイミング制約

私の質問は、カウンタを持っていると想像して、出力をレジスタに接続していることです。今すぐクロックレジスタ（FF）の立ち下がり/立ち上がりエッジでデータとカウンタが新しいデータを生成しますが、カウンタが本当に高速で、データがレジスタの入力に到着してから時間が短い場合はどうなりますか？以前の値は正しく保存されません。どのようにvhdlはそのような状況を処理するのですか？

vhdl counter flip-flop 2017-05-20

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