verilog

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    ワイヤーとトリネット、ワンド、トライアンドとサンプルの違いは何ですか？

    私はVerilogを学んでいます。私はワイヤー&トリネットタイプ、ワンド&トライアングルネットタイプの違いを理解していません。ワンドとトライアンドとしてネットを指定する必要があるのはどこですか？
    verilog 2017-08-06

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    ミニプロセッサのFSMがブランチ・イコール・ループに固執しました

    私たちはミニプロセッサを書いて、そのメモリに書かれた命令に従って情報を解析しています。 テストベンチの最初の命令（メモリ内のアドレス0）はで、ループはif (delimeter == 0) jump 0と書かれています。 デリミタを待つ場合と分岐が等しい（分岐が等しくない）一般的な場合を区別するために、特定のwaiting_for_delimeter信号を追加しましたが、命令フェッチにはクロックサ
    verilog pipeline system-verilog processor fsm 2017-08-07

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    非同期FIFOのライトレイテンシ後に読み出しますか？

    ザイリンクスのCORE Generatorで生成された非同期FIFOを使用してモジュールとインターフェイスを取ろうとしています。しかし、私は、AFIFOの入力ポート（正確ではあるが）で供給されたデータが、6-7クロックサイクルの待ち時間後にdoutに現れ始めることを観察した。これは期待されていますか？または私は何か間違っているのですか？私がやっているのは、AFIFOのwrite_enableピンを
    verilog fpga fifo xilinx-ise 2017-08-07

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    Verilogの16進値はforループを生成します

    私はforループで16進数を使用する必要があるsystemverilogにこのコードを書いています。私は構文とコードの下で試しています。 genvar i,j; localparam int i_d = 1; localparam int j_d = 134; generate for (i = 8'h01; i <= MAX1; i = i + INCR) begin
    for-loop verilog system-verilog 2017-08-07

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    2つのレジスタによって駆動されるオペランド付きalu用のVerilogコード

    2つのオペランドが2つのレジスタによって駆動されるALUを設計しています。私はALUを設計し、別のモジュールとして登録しています。私はこれらのモジュールをどのように統合し、ビヘイビアモデルでVerilogコードを作成するのかを知りません。 まずはお手伝いをしてください。
    verilog 2017-08-07

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    Verilog構文エラーの近くに「<=」をcase文のコードスニペットで

    内： reg [4:0] status_led = 5'b00100; case (status_led) default: begin if (rotation) begin status_led[4] <= status_led[3]; status_led[3] <= status_led[2]; s
    verilog 2017-08-08

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    浮動小数点を含む行列をFPGAに乗算する方法は？

    HDLの行列乗算について質問したいと思います。私は6ヶ月間、FPGAとASICの設計について学んできましたが、まだVerilog/VHDLを使ってFPGAをプログラミングするのに十分な経験はありません。私は迅速な検索をして、Verilyが私に適していることを発見しました。とにかく私は初心者だと思っています。今までは、ザイリンクスのSpartan 3E-XCS1600E MicroBlazeスタータ
    matrix floating-point verilog simulink hdl 2017-08-10

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    ケースステートメント以外のルックアップテーブルの作成方法

    ルックアップテーブルが必要なコードを試していました。ルックアップテーブルを作成したり、ルックアップテーブルに値を格納するためにcase文を使用する以外の方法があるかどうかを知りたかったのです。
    verilog crc32 2017-08-11

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    Verilogでファイル操作を行う方法は？

    このconv1では、conv2 ...は自分の出力です。これらの値をテキストファイル、行単位、または,の2つの値の間に書きたいと思います。上記のコマンドを実行している間、私は1行だけの値を取得しています。
    verilog system-verilog 2017-08-12

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    REGは、この文脈では合法左辺値ではありません[6.1.2（IEEE）]

    私は2つのファイル、sell.vとselltest.vでncverilogを行い、そのログファイルは言う：だけ私の selltest.v `ncelab: *E,RANOTL (./selltest.v,6|36): A reg is not a legal lvalue in this context [6.1.2(IEEE)]. vendor vendor(NT5,NT10,clk,rese
    verilog 2017-08-14
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