vhdl

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ザイリンクスISE 9.2およびプログラミングFPGA

最速のFPGAプログラミング速度を得るために、ザイリンクスISEをどのように構成する必要がありますか？ 私はSpartan 3スターターボードを持っています（FPGA chisはxc3s200です）。私はプログラミングケーブルの名前は何か分かりませんが、Spartan 3ボードのJTAGヘッダーにLPT1（パラレルポート）と他の側を接続しています。現在、プログラムには1分以上かかりますし、私のプロ

vhdl fpga spartan 2012-02-25

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VHDL文字列リテラルの正規表現

VHDLコードを解析して、いくつかのチェックを追加しようとしています。 文字列リテラルを検索する正規表現を探しています。文字列リテラルは、なるように二重引用符で囲まれています " {characters} " 問題は現在、次の要件です：引用マーク値が、その後、文字値の 列で表現される場合 文字列リテラル内の対応する の場所に隣接する二重引用符を書き込む必要があります。 これが意味している以下の

regex vhdl 2012-03-05

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VHDLとCによるFPGAプログラミング

私はプロジェクトがあります。私はFPGAを使用する必要があります。テーマは、乗算や除算などのタスクを実行するVHDLを使用してFPGAに回路を作成する必要があることです。次に、PowerPC（Virtex 4のマイクロコントローラ内蔵）からその回路に入力データを送信し、PowerPCを使用してFPGA回路の出力からデータを収集する必要があります。私はマニュアルを見てみましたが、FPGA回路とマイク

c vhdl fpga powerpc 2012-03-05

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ALUはどのように機能しますか？

VHDLで8ビットALUを符号なし数値でのみ実装する。加算の結果が（1）00000000、1が実行である場合、ALUのゼロフラグを1に設定する必要がありますか？あるいは、結果は0とは違うと考えられますか？

vhdl fpga alu 2012-03-06

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FF /ラッチとその他の警告

私のVHDLコードに何が間違っているのか理解できる人はいますか？ここでは、コードは次のとおりです。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity main is port( --50MHz

keyboard vhdl 2012-03-06

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VHDLの定数データをRAMに設定

最近、私はVHDLを使って16ビットRAMを書いています。私のコードは次のとおりです。私が直面 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.Numeric_Std.all; entity RAM is

vhdl 2012-03-10

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ModelSimメッセージビューアが空白

私は現在、ModelSim 10.1をISE 13.4とともに使用しており、非常に単純なテストベンチを実行しています。すべてのコードはVHDLです。 先日、VHDLのassertステートメントを使用して問題が発生しました。エラーと警告がトランスクリプトに出力されます。ただし、メッセージビューアにメッセージはなく、波形ウィンドウ内にメッセージインジケータはありません。 ISE内からシミュレーションを

message vhdl viewer modelsim 2012-03-14

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VHDL浮動小数点除算を行う最も簡単な方法は？

私はVHDLを使用して2つの浮動小数点数を分割する最も簡単な方法を探しています。私は合成可能なコードが必要です（私はSpartan 3 FPGAで実装します）。 最初のオペランドは常に固定数（たとえば600）になり、2番目の整数は0から99999までの整数になります。固定数は被除数、整数1は除数です。だから私はこのような何かを計算する必要があります：600/124。 または124の代わりに他の数字

vhdl division fpga 2012-03-15

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VHDLの簡単なAES

AES-128暗号化/復号化を実行するCOREが必要です。私はオンラインで検索しましたが、どのようにして対話するのか分かりません。 私は誰でも知っている/使用できる素敵なAESコアを持っていますか？ 私は既にopencoresを見てきましたが、解読することはあまり多くなく、複雑すぎるものもありません。

vhdl 2012-03-22

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VHDL不明な識別子 "signed" in numeric_std

これは私の宣言です。なぜそれがタイプとして署名を識別しないのですか？私はnumeric_stdライブラリをインポートしました。ドキュメントでは、署名付きと符号なしをサポートしています。ここで何が間違っていますか？ library IEEE; use IEEE.STD_LOGIC_1164.all; use work.my_package.all; entity landmark_1 is

vhdl 2012-03-27

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