systemverilogで入力信号をパラメータに変更する方法は？

Question

私は入力ロジックシーケンスを持っており、私はそれを私のプログラムのどこかに追加するためにパラメータに変換したいと思っています。例えば

、

module myModule(input logic[7:0] SW, output logic[7:0] LEDR); 

    parameter shift = SW; 
    assign LEDR = SW[shift + 1: shift]; 

endmodule 

私はちょうど主要なアイデアを取得したい、それが正しい構文ではありません知っています。

Answer 1

として書き込むことができます。変数をパラメータに変換することはできません。パラメータの値は、精緻化後にロックされます。変数はシミュレーションまで値を持ちません。

Part-select（時にはレンジスライスと呼ばれる）は、必要なものを行う必要があります。詳細については、 Indexing vectors and arrays with +:を参照してください。

得られた値は常にここで0にされるのでSWスライス自体が意味を持たない有するが良い例である：

module myModule(input [8:0] IN, input [2:0] SW, output [1:0] LEDR); 
    assign LEDR = IN[SW +: 2]; 
endmodule 

Answer 2

パラメータは定義上の時定数です。つまり、時間の経過とともに変化する式に基づいて価値を変えることはできません。

あなたが行うことができる方法は、パラメーターを必要としないようにモデルを変更することです。たとえば、コードを

module myModule(input logic[7:0] SW, output logic[7:0] LEDR); 
    assign LEDR = SW[SW +: 2]; 
endmodule