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設定したクロックサイクル数でシミュレーションを実行する方法

すべてに、 VHDLを初めて使用しています。私は実際のデザインを持っていますが、シミュレーションをキャンセルするまで私のシミュレーションは永遠に動き続けます。テストベンチでは、xクロックサイクル後にシミュレーションを停止するにはどうすればよいですか？これは時計プロセスで行われますか？ clk_process :process begin clk <= '0'; wai

vhdl simulation clock cycle 2016-04-26

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時分割（期間）vhdlでの選択

現在、VHDLでプロジェクトを行っています。このプロジェクトでは、キーを押した場合に100msまたは1000msで更新する必要があるカウンタがあります。 例： If Key3=0 then c=c+1 (100ms) elsif key3=1 then c=c+1 (1000ms) 私はVHDLでそれを行う方法を知っているように思います。 私はプロセス（クロック、Key3）を使用する必要

process case vhdl clock period 2016-04-26

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STD_LOGIC_VECTORの配列

std_logic_vectorsを要素として保持できる配列を作成したいが、要素を配列に配置する方法がわからない。配列を作成するために 私のコードは次のとおりです。 type ist_array is array (0 to 1) of std_logic_vector(31 downto 0); 私はこの配列に2 32ビットのベクトルを配置します。ベクトルは入力ポートです。 ここから、私のベ

arrays vector vhdl 2016-04-27

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VHDLのシミュレーションエラー

アップダウンカウンタの最初のビットに次のコードを使用します。 必要なポートマップを作成しましたが、構文エラーはありません。私のシミュレーションは機能しません。 entity ZeroBit is Port (inbit0 : in STD_LOGIC; Load : in STD_LOGIC; Q0 : out STD_LOGIC;

vhdl simulation 2016-04-27

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vhdlの8ビットエラー耐性加算器が使用可能なコードを試しましたが、動作していないようです。

"vhdlコード"に2つの8ビット数値を追加する "符号なし8ビットエラー耐性加算器"。私はすでに下記のコードを試してみました。これらのエラーは です**エラー：C：/Modeltech_pe_edu_10.4a/examples/etl1.vhd（34）： "Signal"の近く：構文エラー **エラー：C：/ Modeltech_pe_edu_10。 4A /例/ etl1.vhd（41）：

vhdl vlsi 2016-04-28

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整数をVHDLのバイナリ表現に変換するにはどうすればよいですか？

library ieee; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; use ieee.std_logic_1164.all; entity DistanceCal is port(timeIn : in integer; Distance : out std_logic_vector(15

vhdl 2016-04-30

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VHDL：conv_std_logic_vectorパラメータのエラー

Quartusのconv_std_logic_vector関数に問題があります。私は整数変数をstd_logic_vectorに変換する関数を使用しています。 エラー（10344）：counter_Wbits.vhd（32）でVHDL式エラー：私は以下のコードをコンパイルするとき、のQuartusは、次のエラーメッセージを示す式は、3つの要素を有しているが、4つの要素を有していなければなりません。

parameters vhdl quartus 2016-04-30

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データをzynqデバイスのRAMに保存する

私は今、私のZynqのPS部分で生成されたイメージを私のボードのDDR3に保存する際に問題があります。そのイメージをボードのPL側に読み込みますそこに作成されたVGAドライバ PSは、理想的には私がDramに保存したい640x480イメージを作成します。 これまで私はDMAを使ってデータを転送し、何らかの方法で（すべてのピクセルを格納しないで）私のシステムのブロックRAMに保存しました。しかし、そ

vhdl vivado zynq 2016-05-01

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バイナリまたは整数をVHDLの下位に変換するにはどうすればよいですか

バイナリ値を入力として16進数に変換する必要があります。私はこれをどのようにするべきですか？ ここに新しいです。私に助言してください。

binary integer hex vhdl 2016-05-02

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VHDL forループは常に私に同じ値を与えます

私がしたいことは、要素0+11、次に1+10、次に2+9を追加して、他のすべてと同様ですが、私がシミュレーションしているとき、最初の要素0,11）。私はまた、1クロックイベントで値を取ることをお勧めしたいと思っていましたが、わかりません。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all;

loops for-loop vhdl clock rom 2016-05-03

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