プロジェクトで生成できるLPM_DIVの最大量はいくらですか？

Question

私のFPGAボードが5CSEMA5F31C6N DE1-SOCの場合、1つのプロジェクトでいくつのLPM_DIV（アルテラのデバイダ）を生成できますか？

私は同じ時間（同じクロック）で働いている多くの仕切りを使ってデータを処理しなければならないプロジェクトを行うつもりです。総量は4から4096までの範囲で変わります。これがやや実現可能かどうかFPGAで

PD：この大量の分周器を生成するのは実際には実現可能ですが、シミュレーションでのみ可能ですが、FPGAで合成することはできません。Quartus IIではどのように多くの論理ゲート私は要件を完了するために欠けている。

Answer 1

HDLは物理回路をインスタンス化し、それらの回路は不要になったので魔法のように消えないことを覚えておいてください。常にすべての4096デバイダを持つようにシステムを設計し、使用しているものからの出力のみを取る必要があります。

分割数は、入力サイズ、パイプライン、最適化方法の設定方法によって異なります。登録された出力を持つ1つの64/64分周器は、DE1-SoCのALMの〜2300（7％）を使用します。これは、チップに〜14分周器を取り付けることができることを意味します。異なる入力パラメータを使用すると、異なる結果が得られます。

ディバイダのいずれかを合成すると、Quartusは各タイプに使用されるリソースの割合を提供します。それで、あなたが適合できる仕切りの数を決めるのは簡単なはずです。