フリップフロップの出力を表示する代わりに、出力を 'Z'として表示します。これをするにはどうしたらいいですか?Strucural Verilogを使用してD FFを設計しましたが、Q出力が 'Z'として表示されています
コード:
module d_flip_flop_edge_triggered(Q, Qn, C, D);
output Q;
output Qn;
input C;
input D;
wire Q;
wire Qn;
wire Cn;
wire Cnn;
wire DQ;
wire DQn;
not(Cn, C);
not(Cnn, Cn);
endmodule
これは、テストベンチで - 私はこの問題はここにあると思います。 テストベンチ:
module ffTB;
// Inputs
reg C;
reg D;
// Outputs
wire Q;
wire Qn;
// Instantiate the Unit Under Test (UUT)
d_flip_flop_edge_triggered uut (
.Q(Q),
.Qn(Qn),
.C(C),
.D(D)
);
initial begin
// Initialize Inputs
C = 0;
D = 0;
// Wait 100 ns for global reset to finish
#100;
C = 1;
D = 1;
#100;
C = 0;
#100;
C = 1;
#100;
C = 0;
#100;
C = 1;
#100;
C = 0;
end
endmodule
は私の等級はそれに依存していただきありがとうございます!
は、あなたが本当にゲートはD-FFをしなければならない2を使用していると思いますか? 'Q'、' Qn'、 'D'入力の使い方は?クロックとリセット信号はどこですか? D-ffのアイデアについては、[このリンク](http://www.asic-world.com/verilog/gate2.html)を参照してください。 – sharvil111
Dは通常、リセットされていないデータを表します。他の人がQ出力を駆動しないように言っているので、それはzです。 zは高インピーダンスまたは駆動されないことを意味します。 – Morgan
私は全体の問題を投稿するのを忘れました。私はそれに感謝の人を考え出した。 – Serg