異なるサイズの出力の正しい挙動、Verilogでの配線？

Question

だから私はこのようなものがあります：

module top (..., out,...); 
... 
output [0:1] out; 
wire [0:3] out; 
... 
endmodule 

は、この正しいのverilogですか？もしそうなら、この2ビット出力ポートの正しい動作は？

Answer 1

のverilog 2001クイックリファレンスガイド（5.2節）これは言う：

• Port/data type connection rules: 
The port range and data type range must be the same (if different, some 
software tools will use the data type size instead of reporting an error). 

だから私は、それは正しくないと言うでしょう。