Verilogレジスタの割り当て別のREG

Question

の一部に私はModelSimでのVerilogを使用していますが、私は別のREG変数の異なる部分にREG変数を割り当てるしようとすると、私は次のエラーを取得：ここ

** Error: Range width must be greater than zero. 
** Error: Range width must be constant expression. 

は、関連するコードです：

integer f; //zd, qd, R and Q are regs 

    always @ * begin 
    f = 52 - zd; 
    R = qd[f +:0]; 
    Q = qd[63 -:f+1]; 
    end 

I Rは（F + 1から63まで）（REST）QDことがQD（0からFまで）及びQを含めます。どうやってするの？ありがとう。あなたの警告は、あなたが可変長部分の選択を持つことができない、すなわち、Range width must be constant expression、言うように何をしようとする

Answer 1

は、Verilog 2001

では合法ではありません。

あなたは固定長部分は、それが出発点（すなわちfから出発して8ビットを選択）変化するが、そのための構文は、このある選択有することができる：バスのサイズがなければならないハードウェアで

vector_name[starting_bit_number +: part_select_width] 
vector_name[starting_bit_number -: part_select_width] 

固定サイズでは、レジスタの内容に基づいてシリコンのワイヤ数を変更することはできません。