比較シミュレーション性能

Question

これらの私のテストベンチでのシミュレーション性能を妨げ、その理由（システムのverilogコンパイラの観点から答えを探してい）：

task A; 
wait(dut_if.a==1); 
. 
. 
endtask 

OR

task A; 
    forever @(posedge clk) begin 
    if(dut_if.a==1).. 
    end 
endtask 

PS： " a "は、シミュレーション中にあるクロックエッジでアサートされるdut信号です。このタスクが1回だけ呼び出されたとします。

Answer 1

第1のオプションはパフォーマンスが向上します。私はあなたの使用のコンテキストで、両方のオプションが機能的に正しいと仮定しています。

2番目のコードは、すべてのクロックで待機し、次に状態をチェックします。待機は永遠のループの内部にあるので、このコードはclkのすべてのposedgeでコンテキスト切り替えを引き起こします。一方、オプション1のコードはコンテキストを1回だけ切り替えます。

Answer 2

2つは機能的に同等ではありません。

 _ _ _ _ _ 
clk _| |_| |_| |_| |_| |_ 
      ______________ 
a ______| 

      | | 
      1 2 

番号はお見せそれぞれがトリガーされますとき：a（すなわち同じサイクルを正確なもの）、第二のスニペットはaは「見」されるまでのクロックサイクルで高いことが待機し、一方、高レベルになるまで、最初のスニペットは、待機します。何が本当に欲しいのです：

@(posedge clk iff dut_if.a); 

これは（何もコンテキストが切り替わりませんので速い）@Coverifyのコメントはここにも適用されるべきである2.スニペットと同じ意味です。

Answer 3

両方のオプションが機能的に同等ではありません。

しかし、この場合、第2のオプションは第1のオプションよりも優れた性能を発揮します。

、第一オプションで、ツールは、第二のオプションで、ツールだけで posedgeではなく、各タイムステップをチェックします一方、各 、すべてのタイムステップでの値をチェックする必要があるので

。

Answer 4

どちらが優れたパフォーマンスを備えていますか？シミュレータの実装によって異なります。真のイベントベースシミュレータでは、評価コードがクロックエッジごとに起床しないため、ケース1の方がパフォーマンスが向上します。しかし、評価コードがクロックティックとうまく一致しているため、ケース2は現実世界でパフォーマンスが向上すると考えられます。

コードで非同期ロジックをモデル化していない場合は、ケース2を使用することをおすすめします。コードは理解しやすく理解しやすいです。あなたの人生をはるかに簡単にするクロックとすべてを整列。